hematologist - 博客园

SV仿真调度

摘要： 1、rtl中的信号和sv_tb中采样存在的问题：测试平台sv_tb应该在逻辑而且在时序上也独立于设计。一方面、测试平台在有效的时钟边沿或时钟边沿之后驱动待测设计；一方面、在有效的时钟沿到来之前，在满足协议的前提下，尽量可能晚的采样；上面的代码，由于测试平台先产生start信号，在产生其他信号阅读全文

posted @ 2019-05-09 23:41 hematologist 阅读(1352) 评论(0) 推荐(0) 编辑

uvm macro

摘要： https://discuss.systemverilog.io/t/uvm-field-macros/255 1. macro 语法分类阅读全文

posted @ 2019-05-09 23:27 hematologist 阅读(411) 评论(0) 推荐(0) 编辑

p_sequencer 理解

摘要：问题：p_sequencer的理解张强UVM白皮书中对p_sequencer的使用做了详尽的说明，但是一直没有理解p_sequencer的本质，现在似乎有点理解了。 1.考虑如下情况，sequencer 有如下变量： 2.在sequence 发送transaction 时，必须设置此dmac 和s 阅读全文

posted @ 2019-05-07 23:46 hematologist 阅读(4820) 评论(0) 推荐(0) 编辑

芯片后仿

摘要： 1、芯片后仿的意义：既然前仿保证了逻辑功能，STA 保证了时序，PT对各个corner进行了时序穷举计算并确保时序收敛，那么作为数字IC设计流程的最后一环后仿真的意义是什么呢？原因有若干： 1、多时钟域的timing确认（跨时钟域信号的同步处理）。 2、由于异步处理部分在SDC约束文件中做的是阅读全文

posted @ 2019-04-30 14:22 hematologist 阅读(13326) 评论(0) 推荐(3) 编辑

Makefile 命令解析

摘要： 1、$(patsubst %.c,%.o, a.c b.c) 把字串“a.c b.c”符合模式[%.c]的单词替换成[%.o]，返回结果是“a.o b.o” 2、$(VAR:A=B) 对于一个已经定义的变量，可以使用“替换引用”将其值中的后缀字符（串）使用指定的字符（字符串）替换。格式为“$(VAR 阅读全文

posted @ 2019-04-29 09:47 hematologist 阅读(613) 评论(0) 推荐(0) 编辑

异步脉冲同步2：双握手法

摘要： https://www.cnblogs.com/digital-wei/p/6014450.html 一、前言上一篇文章中已经描述了简单的脉冲同步器，它可以实现简单应用场景下的同步功能，同时也存在不少应用限制或缺陷，例如：（1）对src_clk域dst_clk关系较为敏感，当src_clk与d 阅读全文

posted @ 2019-04-13 16:12 hematologist 阅读(2394) 评论(0) 推荐(1) 编辑

异步信号同步问题1：单向同步及问题所在

摘要： https://www.cnblogs.com/digital-wei/p/5925502.html 一、前言在数字芯片设计中常常涉及不同的工作时钟域，在异步时钟域间控制交互、数据交互又涉及异步电路设计。良好、健壮的异步电路设计可提高系统的稳定性、可靠性、健壮性。本博文介绍异步电路中的脉冲同步设计阅读全文

posted @ 2019-04-13 15:46 hematologist 阅读(515) 评论(0) 推荐(0) 编辑

uvm config_db

摘要： 1、uvm object 使用config_db。<1>. uvm_object中通过config_db get得到变量 <2>. uvm_object中通过config_db set变量 2、uvm_config_db的方法： <1> set()方法：所有静态函数和方法在使用时，called us 阅读全文

posted @ 2019-04-11 10:55 hematologist 阅读(1017) 评论(0) 推荐(0) 编辑

sv interface高级用法

摘要： 1、interface： interface 中的信号必须声明为logic，因为reg只允许在always块中赋值，wire至允许assign赋值，bit是两态，logic是四态的，且可以阻塞赋值也可以非阻塞赋值。 1、clocking block clocking规定了信号之间的时序关系。 2、m 阅读全文

posted @ 2019-04-04 13:44 hematologist 阅读(4768) 评论(0) 推荐(0) 编辑

4k/1k边界问题

摘要： AXI总线，burst操作，不能跨4K边界问题！在Master_A设计中，假如Master_A只操作一块64M SDRAM（此Master_A不操作任何其他Slave)，读写的数据量远远大于4K。因此其中某个Burst的操作可能会出现在4K边界上。请问: 在这样的情况下，Master_A设计的阅读全文

posted @ 2019-03-18 19:43 hematologist 阅读(3361) 评论(0) 推荐(1) 编辑