摘要： 1、rtl中的信号和sv_tb中采样存在的问题： 测试平台sv_tb应该在逻辑而且在时序上也独立于设计。 一方面、测试平台在有效的时钟边沿或时钟边沿之后驱动待测设计； 一方面、在有效的时钟沿到来之前，在满足协议的前提下，尽量可能晚的采样； 上面的代码，由于测试平台先产生start信号，在产生其他信号 阅读全文

摘要： https://discuss.systemverilog.io/t/uvm-field-macros/255 1. macro 语法分类 阅读全文