2016年3月19日

uvm start code

摘要: 1.基于uvm的验证方法: 1.dut.v 2.dut_if.v ,和dut信号和接口一致,没有input output之分,只负责连接。 3.给dut加上dut_if的接口,这样以后dut的连接就只需要传入一个inf的实例化就可以了 4.dut_wrapper 的实例化即传入inf的实例。 5.u 阅读全文

posted @ 2016-03-19 17:07 hematologist 阅读(336) 评论(0) 推荐(0) 编辑

verilog task1

摘要: 问题描述: 设计中需要重复多次施加一种激励,每一次激励的施加过程,都可以划分为4个部分,如图所示。 每一次施加的激励只有第二部分的数据有变化(数据格式无变化)。所以顶层的Testbench代码如下: 第二部分中有90位数据需要发送,首先申明变量存储数据,如下所述: 第二部分数据发送的具体实现,如下所 阅读全文

posted @ 2016-03-19 16:42 hematologist 阅读(785) 评论(0) 推荐(0) 编辑

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