05 2024 档案
有限状态机
摘要：1 状态机原理 Verilog HDL语句块都是并行执行的，若想按照顺序的方式执行语句，则会使用有限状态机，简称为状态机。 状态机的设计分为一段式、二段式和三段式。通常使用两段式状态机和三段式状态机。 1.1 二段式状态机 二段式状态机使用一个时序逻辑进行状态的转移，另一个时序逻辑进行数据的输出，模
FPGA注意事项——锁存器的产生
摘要：当在组合逻辑中使用if-else语句或case语句时，如果条件判断中产生了“保持”的结果，则会产生锁存器，这在FPGA设计中是不被允许的，如下例代码所示： always @(*) begin if(a>50) begin b = 0; end else if(a < 50) begin b = 1;
时序仿真中阻塞赋值和非阻塞赋值的区别
摘要：1 实验设置 1.1 功能模块编写 设置8位的变量c，通过非阻塞赋值的方式，将同样为8位的变量a和变量b之间按位与的结果赋值给c，代码如下： module test_a4_and_b4( clk, a, b, c, ); input wire clk; input wire [7:0] a; inp
Hi3516DV300开发笔记001——SDK的安装与编译
摘要：1 安装SDK 在"【易百纳】EB-3516DV300-DC-182型开发板\04.开发板SDK包"找到"Hi3516CV500_SDK_V2.0.2.0.tgz"文件，拷入Linux系统中"work/tools"目录中。 1.1 解压缩SDK包 在Linux服务器上使用命令： tar -z
