合集-FPGA知识点
Quartus II详细使用教程（以定时器设计为例）
摘要：设计一个定时器，能够支持以下功能： 1、该定时器的定时时间参数可以通过该模块的一个端口输入，通过调节端口上输入数据的值，就能修改其定时时间。 2、设置一个计数模式控制信号，当该信号为1时，设置为循环定时模式，当该信号为0时，设置为单次定时模式。 3、设置一个计数启动信号，在循环定时模式下，该信号为高
亚稳态的概念与消除方法
摘要：1、亚稳态的概念 异步信号：该信号的产生与时钟上升沿无关（例如按键按下）。 同步信号：每次时钟上升沿到来都会产生该信号。 异步信号在输入系统的时候存在两种情况，如图 1 所示： 图1——异步信号在输入系统时存在的两种情况 上图中，系统时钟上升沿采集到异步信号 2 ，此时异步信号 2
时序仿真中阻塞赋值和非阻塞赋值的区别
摘要：1 实验设置 1.1 功能模块编写 设置8位的变量c，通过非阻塞赋值的方式，将同样为8位的变量a和变量b之间按位与的结果赋值给c，代码如下： module test_a4_and_b4( clk, a, b, c, ); input wire clk; input wire [7:0] a; inp
FPGA注意事项——锁存器的产生
摘要：当在组合逻辑中使用if-else语句或case语句时，如果条件判断中产生了“保持”的结果，则会产生锁存器，这在FPGA设计中是不被允许的，如下例代码所示： always @(*) begin if(a>50) begin b = 0; end else if(a < 50) begin b = 1;
有限状态机
摘要：1 状态机原理 Verilog HDL语句块都是并行执行的，若想按照顺序的方式执行语句，则会使用有限状态机，简称为状态机。 状态机的设计分为一段式、二段式和三段式。通常使用两段式状态机和三段式状态机。 1.1 二段式状态机 二段式状态机使用一个时序逻辑进行状态的转移，另一个时序逻辑进行数据的输出，模
