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摘要： 1 状态机原理 Verilog HDL语句块都是并行执行的，若想按照顺序的方式执行语句，则会使用有限状态机，简称为状态机。 状态机的设计分为一段式、二段式和三段式。通常使用两段式状态机和三段式状态机。 1.1 二段式状态机 二段式状态机使用一个时序逻辑进行状态的转移，另一个时序逻辑进行数据的输出，模 阅读全文

摘要： 当在组合逻辑中使用if-else语句或case语句时，如果条件判断中产生了“保持”的结果，则会产生锁存器，这在FPGA设计中是不被允许的，如下例代码所示： always @(*) begin if(a>50) begin b = 0; end else if(a < 50) begin b = 1; 阅读全文

摘要： 1 实验设置 1.1 功能模块编写 设置8位的变量c，通过非阻塞赋值的方式，将同样为8位的变量a和变量b之间按位与的结果赋值给c，代码如下： module test_a4_and_b4( clk, a, b, c, ); input wire clk; input wire [7:0] a; inp 阅读全文

摘要： 1 安装SDK ​ 在"【易百纳】EB-3516DV300-DC-182型开发板\04.开发板SDK包"找到"Hi3516CV500_SDK_V2.0.2.0.tgz"文件，拷入Linux系统中"work/tools"目录中。 1.1 解压缩SDK包 ​ 在Linux服务器上使用命令： tar -z 阅读全文

摘要： 1、FIFO概述 ​ FIFO（First In First Out），即先进先出。FPGA 或者 ASIC 中使用到的 FIFO 一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互。它与普通存储器的区别是没有外部读写地址线，这样使用起来相对简单，但缺点就是 阅读全文

摘要： 1、实验现象 ​ 实现一组固定的数据（三角波形表）存储在 FPGA 中使用 IP 核构建的片上 ROM 中，开发板上电后，系统开始从 ROM 中读出数据，并将数据直接通过并口输出。通过使用 Signal Tap II 软件实时抓取并口上的数据，显示得到三角波形。然后使用 Quartus 软件中 提供 阅读全文

摘要： 1、实验现象 ​ 通过串口发送数据到 FPGA 中，FPGA 接收到数据后将数据存储在双口 ram 的一段连续空间中，通过 Quartus II 软件提供的 In-System Memory Content Editor 工具查看 RAM 中接收到的数据。当需要时，按下设计好的按键 ，则 FPGA 阅读全文

摘要： 1、Cyclone-II系列FPGA内部结构 图1——Altera公司Cyclone-II系列FPGA内部结构 ​ 如上图所示是Altera公司Cyclone-II系列FPGA内部结构，个模块作用如下： ​ PLL锁相环—对时钟进行管理。 ​ IOEs—管脚单元，配置管脚，设置输入输出。 ​ 逻辑阵 阅读全文

摘要： 1、串口接收模块原理 ​ 当对于数据线 Rs232_Rx 上的每一位进行采样时，一般情况下认为每一位数据的中间点是最稳定的。因此一般应用中，采集中间时刻时的电平即认为是此位数据的电平，如图 1 所示。 图1——串口接收时序图（图中 BPS_CLK 为采样时钟） ​ 但是在实际工业应用中，现场往往有非 阅读全文

摘要： 1、亚稳态的概念 ​ 异步信号：该信号的产生与时钟上升沿无关（例如按键按下）。 ​ 同步信号：每次时钟上升沿到来都会产生该信号。 ​ 异步信号在输入系统的时候存在两种情况，如图 1 所示： 图1——异步信号在输入系统时存在的两种情况 ​ 上图中，系统时钟上升沿采集到异步信号 2 ，此时异步信号 2 阅读全文