Verilog风格
摘要：
Verilog HDL编写原则： 可移植性强（多用宏定义；少用嵌入代码中的常数，即Magic Number；使用头文件）； 必要的注释，代码易读； 模块间耦合尽可能低； 变量名与宏的命名规则： 变量名使用英文小写字母、数字、下划线（_）命名，负逻辑信号线的名称以下划线（_）结尾； 宏使用英文大写字母 阅读全文
posted @ 2017-07-13 15:07 LQ120150 阅读(273) 评论(0) 推荐(0) 编辑
