2021年12月16日
vcs 仿真中遇到的verilog 延时问题
摘要： 在项目后仿的过程中，由于后端提供的网表并非完整的网表，而是分模块提供的独立网表。所以后仿是在仿真环境中既有rtl代码，又有网表。这种情况下rtl 模块与网表模块之间的接口存在信号的hold time无法满足的情况。所以需要将rtl给到网表的输入信号做一个delay再输入到网表中。在这个过程中研究了一 阅读全文
posted @ 2021-12-16 15:36 学号党 阅读(1368) 评论(0) 推荐(0) 编辑