摘要：
我记得这是2016春季学期搞得，参考和学习了很多别人的东西，这里小小的总结一下，逻辑性还不是太强，还需要好好整理 首先是指令集 CPU架构 外部接线架构 指令格式 机器状态自动机 这部分忘了，汗 这部分也忘了 忘了 忘了 回写逻辑 计组物理实验所用 μAi表示微地址的一个bit,i表示哪一位 上述机 阅读全文
摘要：
去年小学期写的，push到博客上好了 Verilog 的基本声明类型 wire w1; // 线路类型 reg [-3:4] r1; // 八位寄存器 integer mem[0:2047]; // 2048 个整数的阵列 reg [31:0] cache[0:63]; // 32 位数据的64个存 阅读全文