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摘要： （1）添加*.elf文件； 在Design Sources工作目录中右键选择添加源文件，找到SDK目录中对应的文件夹下的Debug内*.elf文件，将其添加。然后，源文件目录更新，多出一个ELF文件夹，其中包含了刚添加的*.elf文件。 （2）关联*.elf文件，然后生成的bit文件加载后软核是ru 阅读全文

摘要： 对于较大工程很难避免遇到CDC问题，vivado自带的分析工具可以报告跨时钟状态。 详情参看手册UG906-Design Analysis and Closure Techniques。 （1）关于partial False Path 与 Partial False Path (unsafe) : 阅读全文

摘要： 7series 逻辑单元理解 ug768和ug799文档介绍了7系列芯片中包含的基本逻辑单元，对其中常用的单元，进行下分析。 1、IOBUF单元 （1）真值表 （2）用途 the design element is a bidirectional single-ended I/O Buffer us 阅读全文

摘要： Xilinx FPGA复位逻辑处理小结 1. 为什么要复位呢？ （1）FPGA上电的时候对设计进行初始化； （2）使用一个外部管脚来实现全局复位，复位作为一个同步信号将所有存储单元设置为一个已知的状态,这个全局复位管脚与任何其他的输入管脚没有什么差别，经常以异步的方式作用于FPGA。因此，设计人员可 阅读全文

摘要： （*ASYNC_REG = "TRUE"*）命令用于声明寄存器能够接收相对于时钟源的异步数据，或者说寄存器是一个同步链路上正在同步的寄存器。这条命令可以放在任何寄存器上，除了设置它的值为TRUE外还可以设置为FALSE. 例子：（*ASYNC_REG = "TRUE"*） reg [0:0] asy 阅读全文

摘要： 手册UG901,对vivado可综合的语句支持进行了描述，HDL包括：verilog-2001，system-verilog，VHDL； verilog-2001扩展了对task和function的支持。 ug901手册中，章节7对支持的语法进行详细描述。 1 Filename: functions 阅读全文

摘要： 前言： CAN总线可以控制可以使用Xilinx中IP核来直接实现，也可以使用专用的CAN芯片（例如：SJA1000）通过单片机和FPGA驱动控制来实现； 目前是使用控制器SJA1000来进行实现； CAN总线控制器-SJA1000 结构： 阅读全文

摘要： 1、srio综合实现后，发现每次布线效果不太一样，差别较大； 发现存在没有约束的时钟； 阅读全文

摘要： 1.《数字信号处理的FPGA实现》第三版 讲解比较详细的DSP理论，使用FPGA实现，不过使用VHDL语言；也颇具参考性。 2. 《Xilinx Zynq-7000 嵌入式系统设计与实现》 作为对zynq-7000系列书籍中算是比较有名气的。 3.《基于FPGA的数字信号处理》高亚军 比较详细的介绍 阅读全文

摘要： 网路上博客专栏是学习提升、思考深化的好途径，目前发现的博客价值高的平台： （1）EETOP www.eetop.cn （2）CSND www.csdn.net （3）cnblog www.cnblog.com （4）Xilinx中文社区 http://xilinx.eetrend.com http: 阅读全文