limanjihe

摘要： 一、为什么要用Serdes 传统的源同步传输，时钟和数据分离。在速率比较低时（<1000M）,没有问题。 在速率越来越高时，这样会有问题 由于传输线的时延不一致和抖动存在，接收端不能正确的采样数据，对不准眼图中点。 然后就想到了从数据里面恢复出时钟去采样数据，即CDR 这样就不存在延迟不一致的情况， 阅读全文

摘要： 转载：原文 http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html 0. 引言 通过之前的学习，可以在PL端创建从机模式的AXI接口IP核。但是从机模式是被动接收数据，而不能主动的去获取数据，因此计划研究一下AXI Master接口的IP 阅读全文

摘要： reference: https://blog.csdn.net/jackxu8/article/details/53288385 这篇文章主要针对Xilinx家V6和K7两个系列的PFGA，在Linux和Windows两种系统平台下，基于Xilinx的参考案例XAPP1052的基础上，设计实现了总 阅读全文

摘要： reference: https://blog.csdn.net/ningjinghai11/article/details/81984907 使用wireshark抓包注意事项： 由于网卡默认的一包数据比较小，应该手动设置成巨包格式。 步骤： 1.点击配置 2.高级->巨帧数据包->选择4096字 阅读全文

摘要： 目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in 阅读全文

摘要： 原文Xilinx官方文档《ug898-vivado-embedded-design》第三章 一、MicroBlaze处理器设计介绍（略） 二、创建带有MicroBlaze处理器的IP设计 使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。（译者加：所以你要仔细看下面的说明） Vi 阅读全文

摘要： reference : https://blog.csdn.net/weixin_42413559/article/details/80720566 reference : https://blog.csdn.net/weixin_42413559/article/details/80720566 阅读全文

摘要： Git 是什么？ Git 是一个分布式的代码管理容器，本地和远端都保有一份相同的代码。 Git 仓库主要是由是三部分组成：本地代码，缓存区，提交历史，这几乎是所有操作的本质，但是为了文章更加简单易懂，就不围绕这块展开了，有兴趣的可以去了解下。 开门见山，我们直接来说说 Git 有哪些常见的操作。 G 阅读全文

摘要： https://jingyan.baidu.com/article/a3a3f811ea5d2a8da2eb8aa1.html 将 vmci0.present = "TURE" 改为 “FALSE”; 阅读全文

摘要： reference：http://xilinx.eetrend.com/d6-xilinx/blog/2010-05/682.html 随着集成电路设计与制造技术的发展，FPGA芯片的容量越来越大、性能越来越高，用FPGA构建片上系统成为现实，基于FPGA的嵌入式系统与SOPC(System On 阅读全文