自定义AXI-IP核(转)
摘要:
目的: 自定义一个IP核,通过AXI总线与ARM系统连接 环境: Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板: Zc702 第一步: 新建一个自定义的HDL模块,本实验新建一个16位加法器,保存为test.v,代码如下 module test( in 阅读全文
posted @ 2018-10-31 18:29 limanjihe 阅读(1885) 评论(0) 推荐(1) 编辑