自定义AXI-IP核（转）
摘要：目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in
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posted @ 2018-10-31 18:29
10 2018 档案
在嵌入式设计中使用MicroBlaze（Vivado版本）(转）
摘要：原文Xilinx官方文档《ug898-vivado-embedded-design》第三章 一、MicroBlaze处理器设计介绍（略） 二、创建带有MicroBlaze处理器的IP设计 使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。（译者加：所以你要仔细看下面的说明） Vi
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posted @ 2018-10-31 18:23
MicroBlaze核的串行接口实验：SPI UART
摘要：reference : https://blog.csdn.net/weixin_42413559/article/details/80720566 reference : https://blog.csdn.net/weixin_42413559/article/details/80720566
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posted @ 2018-10-31 18:17
Git超实用总结
摘要：Git 是什么？ Git 是一个分布式的代码管理容器，本地和远端都保有一份相同的代码。 Git 仓库主要是由是三部分组成：本地代码，缓存区，提交历史，这几乎是所有操作的本质，但是为了文章更加简单易懂，就不围绕这块展开了，有兴趣的可以去了解下。 开门见山，我们直接来说说 Git 有哪些常见的操作。 G
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posted @ 2018-10-29 15:52
无法获取 vmci 驱动程序版本： 句柄无效
摘要：https://jingyan.baidu.com/article/a3a3f811ea5d2a8da2eb8aa1.html 将 vmci0.present = "TURE" 改为 “FALSE”;
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posted @ 2018-10-29 02:08
μC/OS-II在Microblaze上的移植与使用专题--“安富利杯”赛灵思FPGA设计技巧与应用创新博文大赛参赛作品
摘要：reference：http://xilinx.eetrend.com/d6-xilinx/blog/2010-05/682.html 随着集成电路设计与制造技术的发展，FPGA芯片的容量越来越大、性能越来越高，用FPGA构建片上系统成为现实，基于FPGA的嵌入式系统与SOPC(System On
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posted @ 2018-10-28 01:14
基于MicroBlaze 的嵌入式系统设计
摘要：reference： http://xilinx.eetrend.com/d6-xilinx/article/2013-03/3863.html 摘 要：当今时代,嵌入式系统已经无所不在,与人们的日常生活息息相关。嵌入式系统以微处理器为核心,以计算机技术为基础,其主要特征是实时性强。据统计,目前世界
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posted @ 2018-10-28 01:09
Xilinx SDK编译Microblaze时出错
摘要：reference：http://www.eeboard.com/evaluation/digilent-cmod-a7-fpga/9/ 在vivado 2015.4中创建microblaze软核，local memory为8KB，export到SDK后，hello_world模板中加入“xil_p
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posted @ 2018-10-28 01:03
windows下安装cygwin及配置（转）
摘要：reference：https://cygwin.com/install.html 对比：MinGW vs. CygWin https://www.cnblogs.com/findumars/p/8290405.html 对于使用Windows操作系统作为开发平台同时又喜欢类unix环境的朋友（Wi
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posted @ 2018-10-27 22:34
FPGA中IBERT核的应用(转）
摘要：https://wenku.baidu.com/view/50a12d8b9ec3d5bbfd0a74f7.html （必看） https://wenku.baidu.com/view/50a12d8b9ec3d5bbfd0a74f7.html （必看） https://wenku.baidu.co
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posted @ 2018-10-24 22:30
对仿真glbl.v文件的理解
摘要：Simulation, UniSim, SimPrim - How do I use the "glbl.v" module in a Verilog simulation? Simulation, UniSim, SimPrim - How do I use the "glbl.v" module
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posted @ 2018-10-20 21:19
`define、parameter、localparam三者的区别（转）
摘要：`define： 可以跨模块的定义，写在模块名称上面，在整个设计工程都有效。一旦‘define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，定义的常量可以被其他文件中被调用。直到遇到 ‘undef； `define data 8’d14 使用时则为 `data p
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posted @ 2018-10-19 15:31
IIC协议解释（转）
摘要：IIC协议解释 推荐资源： http://m.elecfans.com/article/574049.html and https://blog.csdn.net/firefly_cjd/article/details/51921129 （动态图讲解） （1）概述 I2C(Inter-Integra
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posted @ 2018-10-19 15:24
FPGA构造spi时序——AD7176为例（转）
摘要：reference：https://blog.csdn.net/fzhykx/article/details/79490330 项目中用到了一种常见的低速接口（spi），于是整理了一下关于spi相关的知识，与AD采样的芯片7176通信的协议为spi reference：https://blog.cs
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posted @ 2018-10-19 09:44
EMIF接口与FPGA的互联（转）
摘要：reference: https://blog.csdn.net/ruby97/article/details/7539151 DSP6455的EMIFA模块 之前介绍了DSP6455的GPIO和中断部分。今天，继续介绍EMIFA模块。 关于C6000系列的GPIO，请参考：C6000系列DSP的G
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posted @ 2018-10-19 01:43
Tsi721信号及处理（转）
摘要：reference: https://blog.csdn.net/shanghaiqianlun/article/details/50545581 reference: https://blog.csdn.net/shanghaiqianlun/article/details/50545581 re
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posted @ 2018-10-19 01:32
MII接口介绍（转）
摘要：1、简介 MII (Media Independent Interface(介质无关接口)或称为媒体独立接口，它是IEEE-802.3定义的以太网行业标准。它包括一个数据接口和一个MAC和PHY之间的管理接口。“媒体独立”表明在不对MAC硬件重新设计或替换的情况下，任何类型的PHY设备都可以正常工作
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posted @ 2018-10-18 01:28
网口扫盲三:以太网芯片MAC和PHY的关系（转）
摘要：问:如何实现单片以太网微控制器? 答:诀窍是将微控制器、以太网媒体接入控制器(MAC)和物理接口收发器(PHY)整合进同一芯片,这样能去掉许多外接元器件.这种方案可使MAC和PHY实现很好的匹配,同时还可减小引脚数、缩小芯片面积.单片以太网微控制器还降低了功耗,特别是在采用掉电模式的情况下. 问:以
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posted @ 2018-10-18 01:15
网口扫盲二:Mac与Phy组成原理的简单分析（转）
摘要：1. general 下图是网口结构简图.网口由CPU、MAC和PHY三部分组成.DMA控制器通常属于CPU的一部分,用虚线放在这里是为了表示DMA控制器可能会参与到网口数据传输中. 对于上述的三部分,并不一定都是独立的芯片,根据组合形式,可分为下列三种方案: CPU集成MAC与PHY; CPU集成
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posted @ 2018-10-17 22:53
网口扫盲一:网卡初步认识（转）
摘要：网口扫盲一:网卡初步认识 网络适配器又称网卡或网络接口卡(NIC),英文名Network Interface Card.它是使计算机联网的设备.平常所说的网卡就是将PC机和LAN连接的网络适配器.网卡(NIC) 插在计算机主板插槽中,负责将用户要传递的数据转换为网络上其它设备能够识别的格式,通过网络
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posted @ 2018-10-17 18:39
理解K系列与ultra-scale的区别
摘要：总结： K系列FPGA与KU系列FPGA的主要区别，体现在： （1）工艺制程不一样，K-28nm，KU-20nm； （2）Ultra-Scale采用SSI；大容量K系列也采用SSI，SSI为了解决资源过多，使用多块硅片 ； （3）KU资源更多，性能更高； Introduction to the Ul
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posted @ 2018-10-17 10:54
vivado自动化tcl实现（更新中）
摘要：ug1197-vivado-high-level-productivity vivado中如何使用自动化工具进行设计？用过的项目有AD9361提供的官方例子中，使用了自动化方式，可以借鉴。
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posted @ 2018-10-17 09:23
用FPGA对ASIC进行原型验证的过程（转）
摘要：用FPGA对ASIC进行原型验证的过程 reference：http://xilinx.eetrend.com/d6-xilinx/article/2018-10/13736.html 鉴于芯片设计的复杂度提升， 成功设计一个芯片所牵扯的步骤与过程也愈加复杂，所需花费的资金也成倍增加，一个典型的芯片
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posted @ 2018-10-16 11:30
GTX使用（更新中）
摘要：1.XILINX GTX介绍GTX是Virtex系列 FPGA上的低功耗吉比特收发器，在V6芯片上GTX工作带宽范围是750Mb/s到6.6Gb/s，支持收发双向，且收发双向独立。GTX接收和发送方向均由PMA和PCS两部分组成，PCS提供丰富的物理编码层特性，如8b/10b编码等；PMA部分为模拟
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posted @ 2018-10-16 11:24
数控AGC实现（转）
摘要：相关链接： 一种混合式高动态范围AGC算法与FPGA实现 http://www.sohu.com/a/221438387_781333 基于FPGA的快速自动增益控制系统设计 http://www.docin.com/p-1435248299.html 一种混合式高动态范围AGC算法与FPGA实现
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posted @ 2018-10-15 09:34
对FPGA的时钟资源理解（更新中）
摘要：7系列FPGA中包含了多达24个CMT（时钟管理单元）（实际上V7常见只有20个），MMCM和PLL均为时钟综合器，对外部输入时钟、内部时钟进行处理，生成需要的低抖动时钟。PLL是MMCM的功能子集，也是基于MMCM的。其中MMCM包含的额外特性有： 输入多路复用器从IBUFG，BUFG，BUFR，
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posted @ 2018-10-14 00:37
关于macroblaze的一些理解（更新中）
摘要：（1）添加*.elf文件； 在Design Sources工作目录中右键选择添加源文件，找到SDK目录中对应的文件夹下的Debug内*.elf文件，将其添加。然后，源文件目录更新，多出一个ELF文件夹，其中包含了刚添加的*.elf文件。 （2）关联*.elf文件，然后生成的bit文件加载后软核是ru
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posted @ 2018-10-14 00:16
关于vivado implement后clock interaction报告的理解（更新中）
摘要：对于较大工程很难避免遇到CDC问题，vivado自带的分析工具可以报告跨时钟状态。 详情参看手册UG906-Design Analysis and Closure Techniques。 （1）关于partial False Path 与 Partial False Path (unsafe) :
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posted @ 2018-10-13 18:21
7series 逻辑单元理解（更新中）
摘要：7series 逻辑单元理解 ug768和ug799文档介绍了7系列芯片中包含的基本逻辑单元，对其中常用的单元，进行下分析。 1、IOBUF单元 （1）真值表 （2）用途 the design element is a bidirectional single-ended I/O Buffer us
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posted @ 2018-10-13 09:28
Xilinx FPGA复位逻辑处理小结（转）
摘要：Xilinx FPGA复位逻辑处理小结 1. 为什么要复位呢？ （1）FPGA上电的时候对设计进行初始化； （2）使用一个外部管脚来实现全局复位，复位作为一个同步信号将所有存储单元设置为一个已知的状态,这个全局复位管脚与任何其他的输入管脚没有什么差别，经常以异步的方式作用于FPGA。因此，设计人员可
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posted @ 2018-10-13 08:53
对编译特性(* ASYNC_REG = “TRUE” *)的理解
摘要：（*ASYNC_REG = "TRUE"*）命令用于声明寄存器能够接收相对于时钟源的异步数据，或者说寄存器是一个同步链路上正在同步的寄存器。这条命令可以放在任何寄存器上，除了设置它的值为TRUE外还可以设置为FALSE. 例子：（*ASYNC_REG = "TRUE"*） reg [0:0] asy
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posted @ 2018-10-12 23:44
vivado对task和function的可综合支持
摘要：手册UG901,对vivado可综合的语句支持进行了描述，HDL包括：verilog-2001，system-verilog，VHDL； verilog-2001扩展了对task和function的支持。 ug901手册中，章节7对支持的语法进行详细描述。 1 Filename: functions
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posted @ 2018-10-12 21:24
CAN总线(1)--初探（更新中）
摘要：前言： CAN总线可以控制可以使用Xilinx中IP核来直接实现，也可以使用专用的CAN芯片（例如：SJA1000）通过单片机和FPGA驱动控制来实现； 目前是使用控制器SJA1000来进行实现； CAN总线控制器-SJA1000 结构：
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posted @ 2018-10-11 18:17
无约束时钟导致综合实现效果不一致
摘要：1、srio综合实现后，发现每次布线效果不太一样，差别较大； 发现存在没有约束的时钟；
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posted @ 2018-10-11 17:10
推荐几本FPGA书籍（更新中）
摘要：1.《数字信号处理的FPGA实现》第三版 讲解比较详细的DSP理论，使用FPGA实现，不过使用VHDL语言；也颇具参考性。 2. 《Xilinx Zynq-7000 嵌入式系统设计与实现》 作为对zynq-7000系列书籍中算是比较有名气的。 3.《基于FPGA的数字信号处理》高亚军 比较详细的介绍
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posted @ 2018-10-11 15:25
汲取营养的blog专栏
摘要：网路上博客专栏是学习提升、思考深化的好途径，目前发现的博客价值高的平台： （1）EETOP www.eetop.cn （2）CSND www.csdn.net （3）cnblog www.cnblog.com （4）Xilinx中文社区 http://xilinx.eetrend.com http:
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posted @ 2018-10-11 15:08
对单脉冲跨时钟域的处理方法
摘要：在FPGA开发设计中，经常是多个时钟同时工作于同一模块中，不同时钟域的信号间要保证稳定通信，必须要处理好时序问题，也就是要充分考虑信号的建立和保持时间，以下是在设计中常用的单脉冲信号的处理方法： r_PULSE_O <= { r_PULSE_O[1:0] , r_PULSE_I} ; 理论上，相当于
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posted @ 2018-10-11 14:48
虚拟机中扩展linux系统存储空间
摘要：reference: https://blog.csdn.net/greenapple_shan/article/details/52799631 https://blog.csdn.net/lyd135364/article/details/78623119 使用虚拟机的过程中，遇到LINUX开辟
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posted @ 2018-10-11 10:33
