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随笔分类 -  ZYNQ

学习与使用zynq过程中的总结
Zynq-PL中创建AXI Master接口IP及AXI4-Lite总线主从读写时序测试(转）
摘要：转载：原文 http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html 0. 引言 通过之前的学习，可以在PL端创建从机模式的AXI接口IP核。但是从机模式是被动接收数据，而不能主动的去获取数据，因此计划研究一下AXI Master接口的IP 阅读全文

posted @ 2018-11-01 14:57 limanjihe 阅读(8139) 评论(0) 推荐(1) 编辑

自定义AXI-IP核（转）
摘要：目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in 阅读全文

posted @ 2018-10-31 18:29 limanjihe 阅读(1934) 评论(0) 推荐(1) 编辑

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