vivado封装IP
摘要：reference: https://www.cnblogs.com/mouou/p/5851736.html 1、新建一个测试工程 工程化的设计方法是离不开工程的，第一步往往都是新建工程，后面我会学习去工程化的开发方法，可能会更加高效。 2、利用向导完成IP封装 2.1、启动IP向导 方法为：To
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posted @ 2019-01-03 14:14
随笔分类 - FPGA开发积累
使用Xilinx系列芯片
vivado2015.4保存ila波形数据
摘要：reference： https://www.cnblogs.com/pejoicen/p/d8b3c4f3aa29b8de7963893d4b99d361.html Vivado2015.4下，ila进行debug时，波形通过图形化界面并不能保存抓取到波形，保存按钮只是保存波形配置，如果需要保存波
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posted @ 2018-12-27 14:51
使用matlab生成用于ROM初始化的coe文件（转）
摘要：reference:https://www.cnblogs.com/chensimin1990/p/9759368.html
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posted @ 2018-12-08 16:17
Xilinx 7 series FPGA multiboot技术的使用(转)
摘要：reference:https://www.cnblogs.com/chensimin1990/p/9067629.html 当升级程序有错误的时候，系统会启动golden bitstream 注意：需要在源工程与升级工程中添加如下约束语句 生成组合mcs文件：
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posted @ 2018-12-08 16:06
do文件的编写（转）
摘要：以前在使用ModelSim进行仿真的时候，一直是使用其GUI进行操作的，但是这样很繁琐也很费时。故希望学习其自动化仿真do文件，下面是学习的一些总结。 以前在使用ModelSim进行仿真的时候，一直是使用其GUI进行操作的，但是这样很繁琐也很费时。故希望学习其自动化仿真do文件，下面是学习的一些总结
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posted @ 2018-12-02 03:23
Xilinx FFT IP v9.0 使用（一）
摘要：reference:https://blog.csdn.net/shichaog/article/details/51189711 https://blog.csdn.net/qq_36375505/article/details/81742680 （推荐） https://blog.csdn.ne
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posted @ 2018-11-22 10:30
NAND Flash vs NOR Flash
摘要：Avinash Aravindan reference:https://www.embedded.com/design/prototyping-and-development/4460910/2/Flash-101--NAND-Flash-vs-NOR-Flash Embedded system d
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posted @ 2018-11-21 18:29
7 Serial Configuration 理解（三）
摘要：*Dynamic Reconfiguration Port(DRP) 动态重配置端口：在7系列FPGA中，配置存储器主要用于实现用户逻辑，连接和I / O，但它也用于其他目的。 例如，它用于指定功能块中的各种静态条件，例如时钟管理块（CMT）。有时，应用程序需要在功能块运行时更改功能块中的这些条件。
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posted @ 2018-11-12 10:51
7 Serial Configuration 理解（二）
摘要：*Serial Configuration Mode 串行配置模式分为：Master Serial 和 Slave Serial （如下图）两类； 两者的区别在与CCLK的输入输出方向；主动模式下为输出方向，从模式下为输入方向； Slave Serial模式最典型应用于串行菊花链或者用外部控制器和C
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posted @ 2018-11-10 15:03
7 Serial Configuration 理解 （一）
摘要：reference : ug470- 7 series config.pdf 7系列器件有5种配置接口，每种配置接口对应一种或者多种配置模式和总线位宽。配置时序相对于引脚的CCLK，即使在内部产生CCLK的主模式下也是如此。 Master模式包括： serial / spi / bpi / sele
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posted @ 2018-11-09 15:30
FPGA中IBERT核的应用(转）
摘要：https://wenku.baidu.com/view/50a12d8b9ec3d5bbfd0a74f7.html （必看） https://wenku.baidu.com/view/50a12d8b9ec3d5bbfd0a74f7.html （必看） https://wenku.baidu.co
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posted @ 2018-10-24 22:30
对仿真glbl.v文件的理解
摘要：Simulation, UniSim, SimPrim - How do I use the "glbl.v" module in a Verilog simulation? Simulation, UniSim, SimPrim - How do I use the "glbl.v" module
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posted @ 2018-10-20 21:19
`define、parameter、localparam三者的区别（转）
摘要：`define： 可以跨模块的定义，写在模块名称上面，在整个设计工程都有效。一旦‘define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，定义的常量可以被其他文件中被调用。直到遇到 ‘undef； `define data 8’d14 使用时则为 `data p
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posted @ 2018-10-19 15:31
GTX使用（更新中）
摘要：1.XILINX GTX介绍GTX是Virtex系列 FPGA上的低功耗吉比特收发器，在V6芯片上GTX工作带宽范围是750Mb/s到6.6Gb/s，支持收发双向，且收发双向独立。GTX接收和发送方向均由PMA和PCS两部分组成，PCS提供丰富的物理编码层特性，如8b/10b编码等；PMA部分为模拟
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posted @ 2018-10-16 11:24
数控AGC实现（转）
摘要：相关链接： 一种混合式高动态范围AGC算法与FPGA实现 http://www.sohu.com/a/221438387_781333 基于FPGA的快速自动增益控制系统设计 http://www.docin.com/p-1435248299.html 一种混合式高动态范围AGC算法与FPGA实现
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posted @ 2018-10-15 09:34
对FPGA的时钟资源理解（更新中）
摘要：7系列FPGA中包含了多达24个CMT（时钟管理单元）（实际上V7常见只有20个），MMCM和PLL均为时钟综合器，对外部输入时钟、内部时钟进行处理，生成需要的低抖动时钟。PLL是MMCM的功能子集，也是基于MMCM的。其中MMCM包含的额外特性有： 输入多路复用器从IBUFG，BUFG，BUFR，
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posted @ 2018-10-14 00:37
关于vivado implement后clock interaction报告的理解（更新中）
摘要：对于较大工程很难避免遇到CDC问题，vivado自带的分析工具可以报告跨时钟状态。 详情参看手册UG906-Design Analysis and Closure Techniques。 （1）关于partial False Path 与 Partial False Path (unsafe) :
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posted @ 2018-10-13 18:21
7series 逻辑单元理解（更新中）
摘要：7series 逻辑单元理解 ug768和ug799文档介绍了7系列芯片中包含的基本逻辑单元，对其中常用的单元，进行下分析。 1、IOBUF单元 （1）真值表 （2）用途 the design element is a bidirectional single-ended I/O Buffer us
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posted @ 2018-10-13 09:28
Xilinx FPGA复位逻辑处理小结（转）
摘要：Xilinx FPGA复位逻辑处理小结 1. 为什么要复位呢？ （1）FPGA上电的时候对设计进行初始化； （2）使用一个外部管脚来实现全局复位，复位作为一个同步信号将所有存储单元设置为一个已知的状态,这个全局复位管脚与任何其他的输入管脚没有什么差别，经常以异步的方式作用于FPGA。因此，设计人员可
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posted @ 2018-10-13 08:53
对编译特性(* ASYNC_REG = “TRUE” *)的理解
摘要：（*ASYNC_REG = "TRUE"*）命令用于声明寄存器能够接收相对于时钟源的异步数据，或者说寄存器是一个同步链路上正在同步的寄存器。这条命令可以放在任何寄存器上，除了设置它的值为TRUE外还可以设置为FALSE. 例子：（*ASYNC_REG = "TRUE"*） reg [0:0] asy
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posted @ 2018-10-12 23:44
