摘要：
尽管在FPGA设计中，广泛使用芯片厂家集成的锁相环资源如altera的PLL，Xilinx的DLL来进行时钟的分频，倍频以及相移。但在对时钟要求 不高或资源有限的情况下，使用硬件描述语言设计电路来进行时钟的分频相移非常实用。因此分频器的设计仍然是FPGA中比较常用的一个设计，同时又被许多公司拿来作为面试题，称其为经典设计也不为过。本文所要讨论的是使用Verilog语言来设计等占空比任意整数分频器。为方便使用和比较，将不同分频倍数的分频器放在了一个模块中。以下是设计的Verilog实现：freq_divide.v`timescale 1ns / 100ps//////////////////// 阅读全文
