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摘要: 代码如下 test.v文件 led.v文件 module test(); wire led_r,led_g,led_b; reg clk = 0; always #5 clk <= ~clk; led c1 ( .clk(clk), .led_r(led_r), .led_g(led_g), .le 阅读全文
posted @ 2018-06-05 17:18 nupt想象之中 阅读(707) 评论(0) 推荐(0) 编辑