COM载板设计之一: PCB的设计
6.2 PCB板叠层方式
4层板:
L1和L4信号线,L2地线层,L3电源层。如果L4层上的元器件较少,是主布线层,那么将L2改为电源,L3为地,效果可能会更好些。
6层板:
L2和L5为地线层和电源层,其它为信号层。
8层板:
并没有增加走线层, 但是增加了地和电源平面层, 效果会更好些.
6.3 线阻抗的考虑
高速信号一般为差分对,它们需要明确的、恒定的差分和单端阻抗。差分对应该是边缘耦合,意思就是差分对的两根线在同一层且线间的间隔是固定的。并不推荐层间耦合(意思是差分对的两个线分布在不同层上)。
走线有两个基本的结构:一个是“Microstrip”,线的参考是单一的地平面或电源平面。多层板的上下外层就是“Microstrip”结构。
还有一种结构叫“Stripline”线被夹在两个参考平面之间,如果线与两个参考平面严格对称,我们称为对称或平衡;通常内层走线是不对称的。
参数:
符号 |
定义 |
Er1 |
走线层与参考层之间的固有介质常数。增加Er1, 阻抗降低. |
Er2 |
走线层与第二参考层之间的固有介质常数。Er2与Er1一样,增加Er2, 阻抗降低 |
H1 |
较低层的走线与最近的参考层之间的距离。增加H1, 阻抗也增加。假设H1小于H2 |
H2 |
较低层的走线与较远的参考层之间的距离。通常H2比H1大得多,如果这一条件成立,图中的较低平面是主参考层,增加H2可以增加走线阻抗。 |
Pair Pitch |
差分对之间的间隔,这个间隔是S和W1的和,增加S+W1,阻抗会增加。 |
S |
增加线的间距,阻抗增加。 |
T |
厚度增加, 阻抗降低 |
W1,W2 |
线宽增加,阻抗降低 |
6.4 差分高速信号线布线规则
- 控制布线阻抗,以匹配要求的差分阻抗。
- 尽可能缩短差分线的长度,不要超过规定值。并保持对称和并行的结构。
- 差分对、高速时钟信号、连接端子之间尽可能保持一个最大距离,且不要平行, 不要搅和在一起。
- 差分对的走线层尽可能距离地平面近。过孔和拐弯要尽可能少。改变走线层的时候使用地包围过孔。不要走90度的折线。至少要使用45度线或弧度。
- 最好把CMOS/TTL信号和差分信号放在不同的层,应该与电源和地平面隔离。
- 不要在晶振、PLL、或磁性元件、用来产生时钟或使用时钟的IC下布线。
- 尽量避免高速线与高速时钟线的并行。一般与时钟线的间隔应保持在50mil以上。
- 差分对于其他信号线的间隔最小保持20mil。
- 电源和地平面层不要分裂。
PCIe布线指南:
参数 |
布线 |
传输速率/PCIe通道 |
2.5GBit/S |
最大信号线长度(成对的线) |
TX和RX路径:21.0英寸 |
载板上允许的信号线长度 |
TX和RX路径:到PCIe器件15.85英寸;到PCIe插槽:9英寸 |
差分阻抗 |
92欧姆+/-10%(覆盖Gen1 100欧姆+/-20%及Gen2 85欧姆+/-20%的要求) |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
两个差分线间的间距(差分对内)(S) |
4mil |
RX和TX对间(S) |
最小20mil |
差分对与高速周期信号之间相距 |
最小50mil |
差分对与低速非周期信号之间相距 |
最小20mil |
差分对两个线的长度相差 |
最大5mil |
RX和TX差分对之间的长度相差 |
没有严格的限制,但是为了使延迟最小,应该保持在2英寸之内 |
参考时钟(REFCLK)差分对两个线的长度相差 |
最大5mil |
参考时钟对之间的长度相差 |
没有严格的规定 |
参考平面 |
最好是地平面 |
距离层平面的边缘的空隙 |
最小40mil |
过孔的使用 |
TX:最多2个过孔;RX最多4个过孔 |
AC耦合电容 |
TX的耦合电容在COM板上,RX的耦合电容在载板上。100nF+/-10%,16V,封装0402 |
USB布线指南:
参数 |
布线 |
传输速率/端口 |
480MBit/S |
最大信号线长度(成对的线) |
最大17.0英寸 |
COM板上已经有的信号线长度(包括连接器) |
3.0英寸 |
载板上允许的信号线长度 |
14英寸 |
差分阻抗 |
90欧姆+/-15% |
单端阻抗 |
45欧姆+/-10% |
线宽 |
5mil |
两个差分线间的间距(差分对内)(S) |
6mil |
差分对与对之间间距(S) |
最小20mil |
差分对与高速周期信号之间 |
最小50mil |
差分对与低速非周期信号之间相距 |
最小20mil |
差分对两个线的长度相差相距 |
最大150mil |
参考平面 |
最好是地平面 |
距离层平面的边缘的空隙 |
最小40mil |
过孔的使用 |
TX:最多2个过孔;RX最多4个过孔 |
PEG1.1布线指南
同PCIe的布线指南
SDVO布线指南
参数 |
布线 |
传输速率/SDVO通道 |
达2.0GBit/S |
最大信号线长度(成对的线) |
7英寸 |
COM板上已经有的信号线长度(包括连接器) |
2英寸 |
载板上允许的信号线长度 |
到SDVO器件5英寸 |
差分阻抗 |
100欧姆+/-20% |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
两个差分线间的间距(差分对内)(S) |
7mil |
对与对之间(S) |
最小20mil |
差分对与高速周期信号之间相距 |
最小50mil |
差分对与低速非周期信号之间相距 |
最小20mil |
差分对两个线的长度相差 |
最大5mil |
差分对之间的长度相差 |
保持在2英寸之内 |
差分对与差分时钟对之间长度相差 |
最大5mil |
距离层平面的边缘的空隙 |
最小40mil |
过孔的使用 |
每个差分对,最多4个过孔 |
AC耦合电容 |
如果器件在载板上,载板上必须有SDVO_INT+和SDVO_INT-的耦合电容;如果器件在一个扩展板上,耦合电容应该放在这个扩展板上。耦合电容的参数:100nF+/-10%,16V,封装0402 |
LAN布线指南:
参数 |
布线 |
载板上允许的信号线长度 |
到磁性元件上5.0英寸 |
在隔离变压器与载板RJ45连接器之间 |
1.0英寸 |
差分阻抗 |
95欧姆+/-20% |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
两个差分线间的间距(差分对内)(S) |
7mil |
RX和TX对间(S) |
最小50mil |
差分对与高速周期信号之间相距 |
最小300mil |
差分对与低速非周期信号之间相距 |
最小100mil |
差分对两个线的长度相差 |
最大5mil |
RX和TX差分对之间的长度相差 |
最大30mil |
数字地平面和模拟地平面(变压器和RJ45)之间的间隙 |
最小60mil |
距离层平面的边缘的空隙 |
最小40mil |
过孔的使用 |
TX:最多2个过孔;RX最多4个过孔 |
SATA布线指南:
参数 |
布线 |
传输速率 |
3.0GBit/S |
最大信号线长度(成对的线) |
7.0英寸(载板和COM板上。SATA线缆长度规定是0-40英寸) |
COM板上允许的信号线长度(包括载板上的连接器) |
2英寸 |
载板上允许的信号线长度 |
3英寸 |
差分阻抗 |
100欧姆+/-20% |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
两个差分线间的间距(差分对内)(S) |
7mil |
RX和TX对间距(S) |
最小20mil |
差分对与高速周期信号之间相距 |
最小50mil |
差分对与低速非周期信号之间相距 |
最小20mil |
差分对两个线的长度相差 |
最大5mil |
RX和TX差分对之间的长度相差 |
没有严格的限制,但是为了使延迟最小,应该保持在3.0英寸之内。对于RX和TX通道,不要因为满足长度问题而去蜿蜒曲折。 |
|
|
|
|
|
|
距离层平面的边缘的空隙 |
最小40mil |
过孔的使用 |
总是要极力使过孔最少 |
AC耦合电容 |
TX和RX线上的AC耦合电容在COM板上 |
LVDS布线指南:
参数 |
布线 |
到LVDS连接器的最大信号线长度(成对的线) |
8.75英寸 |
在COM板上信号线长度,包括载板上的连接器 |
2.0英寸 |
载板上允许的信号线长度 |
6.75英寸 |
差分阻抗 |
100欧姆+/-20% |
单端阻抗 |
55欧姆+/-15% |
线宽 |
4mil |
两个差分线间的间距(差分对内)(S) |
7mil |
对与对之间的间隙(S) |
最小20mil |
差分对与高速周期信号之间相距 |
最小20mil |
差分对与低速非周期信号之间相距 |
最小20mil |
差分对之间的长度相差 |
最大20mil |
时钟差分对与数据差分对长度相差 |
最大20mil |
数据差分对之间的长度相差 |
最大40mil |
参考平面 |
最好是地平面 |
距离层平面的边缘的空隙 |
最小40mil |
过孔的使用 |
最多2个过孔 |
6.5 单端接口布线规则
- 不要造晶振、PLL、磁性元件或产生时钟利用时钟的IC下布线。
- 避免90度的直角,取而代之应该是弧线或45度角。
- 避免残留的多余线。
- 远离或避免并行与高速信号线。
- 在连续的层上无中断地布所有线(最好以地为参考)。
- 在数字地平面层之上,布数字电源和信号线。
- 旁路和去耦电容应该尽可能距离IC脚近,且走线尽可能宽。
PCI布线规则
参数 |
布线 |
传输速率@33MHz |
132MB/sec |
载板上允许的最大数据和控制信号线长度 |
10英寸 |
载板上允许的最大时钟线长度 |
8.88英寸 |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
信号线间的间隙 |
7mil |
单端信号线的长度差异 |
最大200mil |
时钟信号之间的长度差异 |
最大200mil |
层边缘留的空间 |
最小40mil |
参考平面 |
最好是地平面 |
过孔数量 |
总是要是过孔最小 |
每个PCI插槽的去藕电容 |
最小1x22uF,2x100nF·VCC 5V 最小2x22uF,4x100nF·VCC 3.3V 最小1x22uF,2x100nF·VCC +12V 最小1x22uF,2x100nF·VCC -12V去藕电容应该尽可能距离插座近 |
IDE布线规则
参数 |
布线 |
传输速率@ATA100MHz |
100MB/sec |
载板上允许的最大信号线长度 |
7英寸 |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
信号线间的间隙 |
7mil |
选通和数据信号线的长度差异 |
最大450mil |
数据信号之间的长度差异 |
最大200mil |
IDE_IOR与IDE_IOW之间的长度差异 |
最大100mil |
层边缘留的空间 |
最小40mil |
参考平面 |
最好是地平面 |
过孔数量 |
总是要是过孔最小 |
LPC布线规则
参数 |
布线 |
传输速率@33MHz |
16MBit/sec |
载板上允许的最大数据和控制信号线长度 |
15英寸 |
载板上允许的最大时钟线长度 |
8.88英寸 |
单端阻抗 |
55欧姆+/-15% |
线宽 |
5mil |
信号线间的间隙 |
7mil |
信号线间的长度差异 |
最大200mil |
时钟信号之间的长度差异 |
最大200mil |
层边缘留的空间 |
最小40mil |
参考平面 |
最好是地平面 |
过孔数量 |
总是要是过孔最小 |