摘要：
chip planner中一个io的结构如下图所示其中左边是输出部分右边是输入部分，但是会注意到两个结构：1，寄存器，2，delay模块以下是我的推测：这两个结构是为了做时序优化时用的，在altera提供的时序优化文档中提到有快速输入输出寄存器在io cell里。如果有正确的时序约束的话，quart... 阅读全文
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HDL Block Properties中包含有多个优化选项。1，delay balance当其他分支优化过后，可能会引入一个或几个周期的delay，这时候需要在与其并行的几条信号路径上也加上delay使信号延迟时间与原来保持一致。2，ConstrainedOutputPipeline可以指定输出寄... 阅读全文
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定点数overflow的处理有两种办法：1，saturate，也就是说如果超过定点的最大值就取最大值，例如最大值是6结果是8，那么就取6；2，wrap，就是循环，如下图所示 阅读全文
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首先是看了PARADIGM WORKS的一篇名为《Crossing the Abyss——Asynchronous Signals in a Synchronous World》的paper吧应该是其实之前华老师很大篇幅的论文都是翻译的这篇文章里面的内容 国内的博客也有很多说的堂而皇之的话是翻译这篇... 阅读全文
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poly2trellis(7, [171 133])代表什么意思呢？首先是7，他是1*k的vector，此处k为1，[171 133]是k*n的vector，此处n就是2，那么这个编码就是1/2码率的卷积码，这个卷积码的约束长度是7，也就是输出与前7个输入相关，171,133是十进制数，代表的是前面... 阅读全文
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很多同学学习了数字信号处理之后，被里面的几个名词搞的晕头转向，比如DFT，DTFT，DFS，FFT，FT,FS等，FT和FS属于信号与系统课程的内容，是对连续时间信号的处理，这里就不过多讨论，只解释一下前四者的关系。 首先说明一下，我不是数字信号处理专家，因此这里只站在学生的角度以最浅显易懂的性质... 阅读全文
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说明：以下文字，灰色为吹水文，黑色为正文，蓝色为采用实际应用中的参数所作的说明。 起因是这样的。时间回到07年底，4G方兴之时，同桌隔壁的隔壁"小白"同学说看不太明白OFDMA的原理，让我讲解一下。我一向对自己的技术水平、逻辑思考能力和表达技巧还是蛮有自信的，因此轻笑一声就答应了。半小时后，在尝试... 阅读全文
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pcb中输出产生的emi最高频率是由信号的上升时间和下降时间决定的，与信号本身频率无关，公式F=0.35/tr 其中tr是上升时间。例如一个信号的频率为50mhz，其上升时间是1ns，那么根据公式可以知道由这个信号产生的emi最高频率是350mhz。如果上升时间变为500ps，那么emi最高频率就变... 阅读全文
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psrr是衡量ldo抑制外来信号噪声的能力，而内部噪声是由基准电压和误差放大器引入的。通常器件手册说的输出噪声指的就是内部噪声。ldo的暂态响应也是一个重要指标 阅读全文