摘要：
在设计时通过选取不同的寄存器模型也可以优化组合逻辑在一个给定的器件中，大部分FPGA供应商都提供了各种触发器单元。对于一些给定的逻辑功能，综合工具通常都能采用触发器的置位和复位端口来实现，这样就大大减少了查找表的负担。举例来说，一个设计逻辑电路如图2-11所示。在这个例子中，综合工具就可以选择触发器... 阅读全文
摘要：
Recovery time is the minimum length of time an asynchronous control signal, for example, and preset, must be stable before the next active clock edge.... 阅读全文
摘要：
前几天老师需要一个设计数据，是有关一个大的FPGA工程中小模块的编译报告，由于时间有点久远，之前的小模块工程已经不知道在哪里了（自己也觉得这里做的很不好，虽然模块小，但设计之初也都是经过仔细设计仿真验证的，应该做好存档才对）……好吧，虽然没了也没关系，其实也很简单，把大工程copy一下，然后把子模块... 阅读全文
摘要：
1，使用nios给出的驱动函数的顺序一般为1，清中断2，写控制寄存器，3，写参数寄存器4，中断注册，5，开始工作。因为开始工作控制位在控制寄存器中，所以会想到到最后一块写，省事，但是在dma试验中发现copy后的数据开头几个都是0，而且copy不完全。将写控制寄存器和开始工作分开则问题消失。2，中断... 阅读全文
摘要：
niosii中使用时间戳是很有用的，可以查看代码的执行时间是多少，在使用timestamp的过程中遇到一些问题现在做一下记录。1.硬件部分构建软核没什么，就加一个timer就行了，加完之后自动获得基地址和中断向量等级。生成软核，编译。2，软件部分需要注意，首先要设置timestamp的timer，我... 阅读全文
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所谓时钟漂移：抖动的另一种形式，工程上给出这样的解释：当抖动频率小于10Hz的时候把这样的抖动叫做漂移。抖动即在时钟信号短时间内的波动。抖动漂移区别：实际时钟和理想时钟做一个CYCLE TO CYCLE的比对，会两种误差，一种时长期的漂移(WANDER)，一种是短时的各周期之间的抖动(jitter)... 阅读全文
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cordic算法参考：http://wenku.baidu.com/view/6c623aa8910ef12d2bf9e732.html这是百度文库的一个文档，详细介绍了cordic算法的基本内容。我就是读了这个文档后做的cordic算法实现sin cos的运算的。先谈感悟：做这种迭代型的算法，我觉... 阅读全文
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一、摘要 Altera软件NIOS II高版本（7.2版本以上，本例程中使用的是9.0版本）中实现TCP/IP所用的协议栈为NicheStack，常用的例程有2个，web_server和simple_socket_server，这篇文章只叙述simple_socket_server例程实现的过程。... 阅读全文
摘要：
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调... 阅读全文
摘要：
函数的功能和任务的功能类似，但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。1．函数的定义函数通过关键词 function 和 endfunction 定义，不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下：function [r... 阅读全文