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摘要: 对于non-restoring方法,主要是用rem和den移位数据比较,rem_d长度为den+nom的总长,den_d长度为den+nom的总长度,rem_d的初始值为{{d_width{1'b0}},nom};den_d的初始值为{1'b0,den,{(n_width-1){1'b0}}}。每次... 阅读全文
posted @ 2014-11-25 11:02 lianjiehere 阅读(737) 评论(0) 推荐(0) 编辑
摘要: altera fpga 用quartus综合后会出现加法进位链一正一反的情况,所谓一正一反指的是假设某一级输入为a,b,进位值为c,则该级进位链逻辑应该为cout=ab+ac+bc,但实际为cout=b'c'+a'c'+a'b'之后一级的进位链为cout=ab+ac'+bc'.那么假设前后两级都有进... 阅读全文
posted @ 2014-11-25 10:29 lianjiehere 阅读(2054) 评论(0) 推荐(0) 编辑
摘要: 比较有用的:1,generate语句,但需注意,generate-for中变量范围是已知的确定值, generate-case,generate-if语句中变量都必须是固定的,generate必须跟endgenerate 中间begin加块名。2,算术左移右移3,有符号数,其实就是两个变量位宽不一致... 阅读全文
posted @ 2014-11-24 17:53 lianjiehere 阅读(7691) 评论(0) 推荐(1) 编辑
摘要: 使用modelsim的过程中工程结构是这样的 testbench中例化了一个模块a,模块a中调用了模块b,中间模块a在其他工程中用了一下,改了模块名字,同时内容也稍微修改了一下,用完之后复制回来覆盖了原来的模块a,重新编译正常,仿真结果错误,最后竟然发现,模块名不一样了,但是testbench中例化... 阅读全文
posted @ 2014-11-24 15:59 lianjiehere 阅读(379) 评论(0) 推荐(0) 编辑
摘要: matlab中 fscanf和fpintf是一对,用fprintf写的必须用fscanf来读。fread和fwrite是一对,用fwrite写的必须用fread来读。同样的数据,使用fprintf和fwrite写下去的是不一样的,但是使用其相应的读命令读上来的数据会是一样的。文件格式:文本文件(AS... 阅读全文
posted @ 2014-11-20 17:35 lianjiehere 阅读(1373) 评论(0) 推荐(0) 编辑
摘要: 1.TOF测距在T OF 测距时,本地节点A 向远程节点B 发送一个数据包,当B 节点收到数据包时,会自动发送一个确认来响应这个数据包。执行过程如图1 所示。图1 TOF 测距过程 A 节点测量出从发送数据包到接收确认的时间,这段消耗总时间记为TT OT 时间; B 记录了B 从收到数据包到B 回... 阅读全文
posted @ 2014-11-07 15:06 lianjiehere 阅读(6692) 评论(0) 推荐(2) 编辑
摘要: 1,卷积:卷积的时域解释可类比为摔跤后疼痛感的持续,不同时刻的输入x(m)都对输出有影响,影响的大小取决于m时刻后的影响因子h(n-m),则此时(n时刻)的输出受m时刻的影响为x(m)*h(n-m),再考虑其他时刻的影响,则卷积公式得出。从频域理解的话就是系统输出的傅里叶变换=输入的傅里叶变换*频率... 阅读全文
posted @ 2014-11-06 12:56 lianjiehere 阅读(1585) 评论(0) 推荐(0) 编辑
摘要: 对于这样的组合逻辑电路 always@(X) case(X) X1: X2: …… endcase 如果分支项包含变量X的所有取值情况,并且互相不重复,那么这样的情况,其实没有必要使用综合指令。 (一)“//synthesis parallel_case” 有一些书在介绍case语句时(例如《ver... 阅读全文
posted @ 2014-11-04 09:28 lianjiehere 阅读(3505) 评论(0) 推荐(0) 编辑
摘要: 这个实例是为了显示如何通过重组路径来对设计时序进行优化,首先我们来看原书给出的为优化的实例代码。以下是优化之前的代码片段:module randomlogica(output reg [7:0] Out,input [7:0] A,B,C,input clk,input Cond1,Cond2);a... 阅读全文
posted @ 2014-10-21 09:49 lianjiehere 阅读(972) 评论(0) 推荐(0) 编辑
摘要: 在quartus的设置里有,物理综合综合优化,register retiming,是针对网表的优化。我们知道在组合逻辑之间插入寄存器可以优化设计的时序,而如果只是调整寄存器的位置来优化实现,这种技术被称为寄存器平衡。《高级设计》一书中提供了一个简单代码实例用以展示这种技术。这里我们需要注意的是本文介... 阅读全文
posted @ 2014-10-21 09:42 lianjiehere 阅读(635) 评论(0) 推荐(0) 编辑
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