摘要：
今天碰到一个后仿的问题很奇怪，输出一个占空比为20%的100M信号，后仿时候发现输出总是0，很奇怪，于是就逐个排查，每个cell都引出来输入输出，最终发现是iobuffer这个cell有问题，输入正常，输出就变成低电平了，很奇怪。如果把这个信号的脉冲宽度给增大到50%，就没有这个问题了，原因不清楚。... 阅读全文
摘要：
set input delay 和set output delay 首先必须明确的是指的外部delay，而非input或output的内部delay，那么这外部delay包含什么呢？包含1，外部路径延时2，外部时钟与fpga输入时钟的clock skew ，包含外部器件的tco或 tsu，对于输入来... 阅读全文
摘要：
chip planner中一个io的结构如下图所示其中左边是输出部分右边是输入部分，但是会注意到两个结构：1，寄存器，2，delay模块以下是我的推测：这两个结构是为了做时序优化时用的，在altera提供的时序优化文档中提到有快速输入输出寄存器在io cell里。如果有正确的时序约束的话，quart... 阅读全文