摘要：
9讲 边沿对齐的模式下 调整PLL使我们的时钟正确，满足建立时间余量，保持时间余量 设置PLL时钟 输出54M时钟，相移为0. 生成XDC文件，生成bit文件 完成后 设置max input delay min input delay report timing 有几条路径就会显示几条 看到 hol 阅读全文
摘要：
CMOS芯片和FPGA芯片，coms芯片给fpga发时钟和 （复数）数据。看手册 从CMOS发出的时钟和数据有什么相位关系？需要我们知道 还需知道 pcb之间 时钟的延时和数据延时的差又是多少 这样我们就能知道这个时刻时钟和数据的状态，就能做 input delay约束了 在时钟前面的数据 min 阅读全文
摘要：
实操 比起之前添加了一些信号 生成bit后 这个就是我们要添加约束的工具 在这里主时钟 sdrclk既没有送到PLL里边，也没有送到其他的时钟单元里 。所以这个时钟频率对于分析工具来讲是未知的，我们就通过creat clock来告知时序分析工具这个时钟的频率是多少 上面题目设的10ns 点+号添加 阅读全文
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IO时序分析 IO时序分析需要分析哪些关键的参数，又跟哪些关键参数有关联 要进行时序分析 就离不开寄存器 寄存器要满足建立时间，保持时间的门限值 fpga引脚（pin）与外部连接进行互联， 源端：谁提供时钟和数据，谁就是源端 数据的路径 时钟的路径 没有在芯片内部的都是布线延时 system clo 阅读全文
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保持时间时序分析的讲解 tcycle 采样沿跟我们数据的结束时间之间的差值就是余量 保持时间的余量跟时钟周期无关 hold slack=TCLK1+TCO+TDATA-TCLK2-TH 实操 做时序分析的时候最好把管脚绑定好，不然做的数据没有具体的分配，管脚出来的时序分析报告就没有参考意义 双击打开 阅读全文
摘要：
对于FPGA的工具来讲，未知的是你设置的时钟频率 寄存器与寄存器之间的时序分析占整个设计里边的60%或以上 还有一部分是I/O部分的时序分析 知道信号是如何传递的，分析又有何意义 理想 时钟和数据同时到达，则保持时间为0，沿打沿现象。建立时间为整个时钟周期，保持时间出现违例。比如说在modulsim 阅读全文
