09 2022 档案
摘要:https://blog.csdn.net/haojie_duan/article/details/110304907?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522166315364216781432990002%2522%252C
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摘要:14讲 时序分析理论基础 时钟和数据的对应关系叫时序。分析就是分析时钟和时序间的对应关系 时序约束,告诉布局布线工具希望让时序到达怎样的标准 net delay ,i/o delay 时序分析模型: FPGA用的主要前3种 1.寄存器与寄存器 2 输入PAD(输入管脚)与寄存器 3 寄存器与输入PA
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摘要:用作逻辑门不多,开关比较多 缺点 ,晶体管翻倍,把原来传输管的优势抵消一部分
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摘要:灰色这部分是数据跳变的位置,存在一定的不稳定性,左端最小延时,右边最大延时 bre上升沿之前,are上升沿之后, bfe下降沿 bfa下降沿 主要讲带PLL的情况。带PLL时钟需要移项,就会出来一个新的时钟,比较复杂。 进行PLL正向相移 需要 FLASH PATH + MULITICYCLE 约束
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摘要:千兆以太网和FPGA交互的接口就是DDR的双沿采样 DDR的DRAM也是双沿采样 ADC CMOS的一些芯片这些和FPGA交互的接口都是DDR接口 SCR DDR-DIRECT- 一个周期上升沿和下降沿都进行采样 还是这个模型 认为数据和时钟的PCB布线是等长布线 我们只要知道源端芯片时钟和数据的状
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摘要:9讲 边沿对齐的模式下 调整PLL使我们的时钟正确,满足建立时间余量,保持时间余量 设置PLL时钟 输出54M时钟,相移为0. 生成XDC文件,生成bit文件 完成后 设置max input delay min input delay report timing 有几条路径就会显示几条 看到 hol
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摘要:CMOS芯片和FPGA芯片,coms芯片给fpga发时钟和 (复数)数据。看手册 从CMOS发出的时钟和数据有什么相位关系?需要我们知道 还需知道 pcb之间 时钟的延时和数据延时的差又是多少 这样我们就能知道这个时刻时钟和数据的状态,就能做 input delay约束了 在时钟前面的数据 min
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摘要:实操 比起之前添加了一些信号 生成bit后 这个就是我们要添加约束的工具 在这里主时钟 sdrclk既没有送到PLL里边,也没有送到其他的时钟单元里 。所以这个时钟频率对于分析工具来讲是未知的,我们就通过creat clock来告知时序分析工具这个时钟的频率是多少 上面题目设的10ns 点+号添加
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摘要:IO时序分析 IO时序分析需要分析哪些关键的参数,又跟哪些关键参数有关联 要进行时序分析 就离不开寄存器 寄存器要满足建立时间,保持时间的门限值 fpga引脚(pin)与外部连接进行互联, 源端:谁提供时钟和数据,谁就是源端 数据的路径 时钟的路径 没有在芯片内部的都是布线延时 system clo
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摘要:保持时间时序分析的讲解 tcycle 采样沿跟我们数据的结束时间之间的差值就是余量 保持时间的余量跟时钟周期无关 hold slack=TCLK1+TCO+TDATA-TCLK2-TH 实操 做时序分析的时候最好把管脚绑定好,不然做的数据没有具体的分配,管脚出来的时序分析报告就没有参考意义 双击打开
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摘要:对于FPGA的工具来讲,未知的是你设置的时钟频率 寄存器与寄存器之间的时序分析占整个设计里边的60%或以上 还有一部分是I/O部分的时序分析 知道信号是如何传递的,分析又有何意义 理想 时钟和数据同时到达,则保持时间为0,沿打沿现象。建立时间为整个时钟周期,保持时间出现违例。比如说在modulsim
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