02 2022 档案
摘要:uart_cfg=XUartPs_LookupConfig(uart_id); XUartPs_CfgInitialize(&uart,uart_cfg,uart_cfg->BaseAddress); XUartPs_SetBaudRate(&uart,baud_rate); 设置波特率 XUart
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摘要:UART 通用异步收发器 手册 UG585 UART控制器,实现串口收发功能。 支持宽范围可编程的波特率和 I/O的信号格式(串口通信数据位宽一般8位,也支持配置使用6位,7位。常规是使用一个字节8bit) 全双工:指有两个引脚 TX,RX。可以在同一时间内进行收发 异步:不依赖时钟,只有两根数据线
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摘要:ZYNQ复位包含两种复位: 硬复位:断电重启 或 按下按键。会让硬件读取boot引脚状态然后去配置一些参数 软复位: PS_SRST_B引脚的复位 不会去读取boot引脚,一些寄存器在软复位之后仍然可以保留之前的状态,比如安全模式等等。 BOOTROM是片上的ROM,即里面的代码不能做修改,是一个固
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摘要:AXI BRAM控制器产品手册 PG078 AXI接口的IP核,通过此IP核与BRAM进行数据的通信。既支持单次,也支持突发的传输 BRAM:FPGA内部的片上存储资源 PS对BRAM读写,PL只是从BRAM里读出数据,并不涉及写
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摘要:#include "stdio.h" #include "xparameters.h" #include "xgpiops.h" #include "sleep.h" #include "key_debounce.h" #include "xil_io.h" #include "xscutimer.
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摘要:官方文档,PG144 可以学如何从block design IP ?中看PG144文档。 逻辑IP,即在ZYNQ FPGA里面能实现的IP。AXI GPIO,提供了通用的输入输出接口到AXI接口。它是一个软核的IP,被设计来连接AXI4-LITE接口。 PROCESS SYSTEM(PS) 的 I/
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摘要:UG1118 XILINX 创建定制IP核的数据手册 2种添加方法: 1.直接把verilog工程 ADD MODULE 加到DESIGN框框中 2.把文件封装成IP核。再添加到BLOCK DESIGN中 创建和封装新的IP核向导 在创建带AXI4接口的IP核时,有几个接口类型供我们选择 AXI4:
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摘要:2 PS按键+1 PL 按键控制 3PSLED 要使用PS端的按键 如何从GPIO的输入引脚去读数据 option1:直接使用DATA_RO寄存器。 OPTION2:使用逻辑中断引脚 先把GPIO的引脚方向设为输入 引脚10设为输入 DIRM [10] =0 即WRITE 0X0 MIO0 MIO7
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摘要:如何把数据写到GPIO的输出引脚上 顺序 resets和clocks不考虑。 3,把GPIO配置成输出模式,4 把数据写到GPIO的输出引脚 5,6下次一定。 除了 bank 0【8:7】只能作为输出,其他的GPIO都可以作为输入或输出。此次把bank 0【8:7】引脚作为LED。 第一步 设置输出
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摘要:ZYNQ由两部分组成:PS 处理器系统,PL 可编程逻辑块(直接理解成FPGA即可) PS(处理器系统)是 SOC ZYNQ 的核心,相当于zynq芯片以PS为中心,PL(FPGA)是他的外设。 PS:以RAM为核心的SOC,PL也是SOC中的一个外设而已 PS分为以下4部分: APU:应用处理单元
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摘要:线性地址模式下下,只支持读,不支持写(spi to axi是数据,AXI TO SPI是指令转换) 所以更常用I/O模,因为可以读写。 自动模式在apb下要保持不断的发送,发送速度要大于接收速度。比较困难。 通常都用手动模式 /* * main.c * * Created on: 2022年2月8日
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摘要:要在 3 字节或 4 字节地址模式之间切换,必须使用“进入 4 字节模式 (B7h)”或“退出 4 字节模式 (E9h)”指令。当前地址模式由状态寄存器位(Current Address Mode ) ADS (S16) 指示。 上电后,W25Q256FV 可以在 3 字节地址模式或 4 字节地址模
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