09 2021 档案

摘要:SPI时序支持两种模式 两个标志位 CPOL CPHA CPOL 0 CPHA 0 (都为0的状态) 时钟来临之前是0 最后是0 CPOL 1 CPHA 1 (都为1的状态) 上升沿来临之前是高电平,然后变为低电平。最后一个时钟结束的时候为高。 在案例中使用 0 0的比较多(在使用SPI总线的时候要 阅读全文
posted @ 2021-09-27 13:34 涛大林 阅读(311) 评论(0) 推荐(0) 编辑
摘要:sobel 框相当于9个寄存器 相当于把9个像素数据移到9个寄存器里边 卷积:相邻像素相乘相加 计算的时间 cnt_col>=2 && cnt_raw>=2 sobel计算的结构198*198 由uart传到vga是比较慢的 25M时钟很快 串口过来时钟很慢 不能一拍一拍对起来 所以中间插入一个ra 阅读全文
posted @ 2021-09-18 20:35 涛大林 阅读(62) 评论(0) 推荐(0) 编辑
摘要:输入86行 最后累加出来的是84X86 84是行 86是每行的像素数据 第1行存在fifo1 第2行存在fifo2 当第3行进来的同时fifo1和fifo2各读出来1个数据 就形成3行同一列的数据可以进行累加 3个数据可以并行和累加 扫描过程一个框 原来fifo2里边的数据移到fifo1里边去 输出 阅读全文
posted @ 2021-09-15 19:40 涛大林 阅读(77) 评论(0) 推荐(0) 编辑
摘要:数据处理领域应用十分广泛 后面项目用到 3×3矩阵运算 所以引入双 fifo 将来可能用到 3 4或更多的fifo运算方法 fifo在数据处理领域十分广泛 因为fifo 具备数据缓存的能力 还可以进行数据位宽的变换 等等运用的方法 这节课针对双fifo的应用来引出fifo的操作时序,使用方法 FIF 阅读全文
posted @ 2021-09-10 22:48 涛大林 阅读(363) 评论(0) 推荐(0) 编辑
摘要:串口转USB的芯片价格非常低,所以在计算机上就没有集成这个串口了,都是用USB转串口的芯片。 用USB转串口的芯片来完成板卡上的串口和计算机完成通信。 完成串口的收和发通信 FPGA中是并行的 到了UART RS232变成串行,因为它只有一条用来收和发,即同一时刻只能发送或接收一个bit数据 因为它 阅读全文
posted @ 2021-09-07 22:24 涛大林 阅读(89) 评论(0) 推荐(0) 编辑
摘要:ram 随机存储单元(存储器) 里面的任意一个存储区域都可以通过地址的方式访问 具有数据缓冲的能力 位宽,时钟频率都能跑的比较高 易失性,容易消失 断电存储数据消失 非易失性 flash之类掉电之后还能保存 ram 大存储量的存储数据然后取出 给我们的数据处理获得处理的时间 或者两个读写的时钟域不一 阅读全文
posted @ 2021-09-07 14:26 涛大林 阅读(103) 评论(0) 推荐(0) 编辑
摘要:PLL 为模拟锁相环 集成在FPGA内部 称为硬核 DCM数字锁相环 ip核有三种 PLL属于硬核 芯片当中有固有的硬件电路来支持这个PLL 人写的一些verilog代码封装成的IP核称为软核 还有一种是在软核和硬核之间 软核通过编译工具生成的网表 称之为固核 组合逻辑的倍频不行 分频的时候还相对容 阅读全文
posted @ 2021-09-06 16:47 涛大林 阅读(295) 评论(0) 推荐(0) 编辑
摘要:module fsm( input wire clk, input wire rst, input wire key1, input wire key2, input wire [3:0]water1, input wire [3:0]wtaer2, output reg [3:0]led); pa 阅读全文
posted @ 2021-09-02 17:28 涛大林 阅读(87) 评论(0) 推荐(0) 编辑
摘要:NET clk LOC=p24 | IOSTANDARD=LVCMOS33; NET rst LOC=p93 | IOSTANDARD=LVCMOS33; NET key LOC=p94 | IOSTANDARD=LVCMOS33; NET led[0] LOC=p92 | IOSTANDARD=L 阅读全文
posted @ 2021-09-02 12:38 涛大林 阅读(64) 评论(0) 推荐(0) 编辑

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