07 2021 档案

摘要:FPGA开发中 各个always块都是并行运行的 但有些时候希望顺序运行 有限状态机 要学会:1 两段式状态机写法 2 自动仿真脚本的使用方法 状态机 mealy型:输出不仅与当前状态有关,还与输入有关 moore型:输出只与当前状态有关。 正常不用考虑哪种类型,能够完成功能就行 改文件头 首选项 阅读全文
posted @ 2021-07-31 07:54 涛大林 阅读(104) 评论(0) 推荐(0) 编辑
摘要:底层模块 例化到 顶层模块 我们不希望用我们用户自定义的时钟做寄存器的触发,时序会变差。所以调用时钟模块 尽量产生标志 而不是占空比为50%的方波 如果模块内部接口是输入 例化时连接可以是 wire 也可以是 reg 如果模块内部接口是输出 例化时必须连接 wire module div( inpu 阅读全文
posted @ 2021-07-30 14:56 涛大林 阅读(114) 评论(0) 推荐(0) 编辑
摘要:module pw_led( input wire clk, input wire rst, output reg led); parameter sec2=2*5000;//0000; parameter oneport=sec2/1000; reg[31:0] clk_cnt; reg[31:0 阅读全文
posted @ 2021-07-30 13:29 涛大林 阅读(104) 评论(0) 推荐(0) 编辑
摘要:因为是5分频 所以pcnt=2 为1 pcnt=4 为0 如果是7分频 则 pcnt=3 为1 pcnt=6 为0 还想着用怎么pos_flag 作上升沿 neg_flag 作下降沿 没想到最后运用了或运算 。。。。。 always@(posedge clk) begin if (rst) begi 阅读全文
posted @ 2021-07-29 16:24 涛大林 阅读(62) 评论(0) 推荐(0) 编辑
摘要:file newproject location 创建文件夹ise_prj 用的芯片family spartan6 device XC6SLX PACLAGE TQG144 SPEED -2 SIMULATOR MODELSIM_SE MIXED Implementation 实际编码的过程 Sim 阅读全文
posted @ 2021-07-29 12:30 涛大林 阅读(344) 评论(0) 推荐(0) 编辑
摘要:用 clk 来控制 cnt ;用 cnt 来控制 FLAG ;用 FLAG 来控制 led module led( input wire clk, input wire rst, output reg led); reg [31:0]clk_cnt; parameter clk_50M=499;// 阅读全文
posted @ 2021-07-29 09:58 涛大林 阅读(243) 评论(0) 推荐(0) 编辑
摘要:不调用pll核 没办法倍频 在fpga开发中如果pll资源够用 还是建议使用pll进行分频 因为pll是一个专用电路 它生成的时钟到达每一级寄存器之间的延迟是固定的 ,称时钟偏斜比较小 可以用visio软件画波形图 modelsin 输入quit-sim结束仿真 为什么po_cnt赋初始值仿真才不是 阅读全文
posted @ 2021-07-27 06:54 涛大林 阅读(130) 评论(0) 推荐(0) 编辑
摘要:有负的值就离谱 为啥啊。。。 原来是 8的时候为1000 首位为1所以显示成负数了 好家伙。。。 那没事了 module net8( input wire clk, input wire rst, output reg [3:0]po_cnt); always @(posedge clk or po 阅读全文
posted @ 2021-07-21 22:43 涛大林 阅读(72) 评论(0) 推荐(0) 编辑
摘要:if else 语句 case endcase 语句 if else 不宜叠加太多 会造成线路的延时过多 每一级都有延时 尽量不要多于8级 在fpga里都是对应的查找表 因为逻辑都是映射成查找表 多路选择器 一下子判断 没有先后顺序 满足便执行 always@(posedge clk) begin 阅读全文
posted @ 2021-07-21 21:55 涛大林 阅读(214) 评论(0) 推荐(0) 编辑
摘要:题目理解错误 以为都是在同一个代码中实现 。。。 阴错阳差的实现了循环 好家伙。。。 用移位运算符需要加一个循环代码 位拼接则不用 `timescale 1ns/1ns module tb_net7(); reg clk; reg rst; wire [7:0]po_a; initial clk=0 阅读全文
posted @ 2021-07-21 00:16 涛大林 阅读(269) 评论(0) 推荐(0) 编辑
摘要:+—可以 乘除不建议用×/ 因为在硬件电路里边有我们的可调用 ip核 实际使用手动来调用ip核来实现乘除法才是最优的。 求模运算%也是不建议在代码中大量的用 因为它会占用我们的逻辑资源 想得到一个0~9的随机数 如何实现:{$random}%10 ,为什么等于0到9?其实质为求模运算取余数 rand 阅读全文
posted @ 2021-07-20 23:42 涛大林 阅读(607) 评论(0) 推荐(0) 编辑
摘要:// This is a simple example. // You can make a your own header file and set its path to settings. // (Preferences > Package Settings > Verilog Gadget 阅读全文
posted @ 2021-07-20 22:41 涛大林 阅读(124) 评论(0) 推荐(0) 编辑
摘要:Photon-Effificient Computational 3-D and Reflflectivity Imaging With Single-Photon Detectors Dongeek Shin, Student Member, IEEE, Ahmed Kirmani, Studen 阅读全文
posted @ 2021-07-17 16:31 涛大林 阅读(108) 评论(0) 推荐(0) 编辑
摘要:常用赋值语句 always always@() 括号里为敏感列表 括号内值发生变化 触发下边语句的执行 assign initial 不建议用到可综合模块 因为有些综合工具是支持的有些是不支持的 所以都是放在testbench模块(行为级模块) 没有begin end 只能写一条语句 begin e 阅读全文
posted @ 2021-07-16 15:14 涛大林 阅读(72) 评论(0) 推荐(0) 编辑
摘要:wire型 传输的连接线 作数据的传输 两个模块之间的连接 reg是寄存器 可以存储数据的一种结构 verilog中寄存器用reg来声明 reg声明的变量不一定是寄存器,也可能是锁存器,或一系列的查找表。 查找表≈数电中的真值表 占空比 :高电平占整个周期的比例 reg型一定是放在always块里赋 阅读全文
posted @ 2021-07-16 09:31 涛大林 阅读(122) 评论(0) 推荐(0) 编辑
摘要:OV5640摄像头设置RGB565格式 alinx_ov5640 模块是自定义 IP,作用是将摄像头输入的 RGB565 转换成 AX4-Stream 格式,其中包含一个 cmos_8_16bit 模块,用来把 8 位摄像头输入的数据转化为 16 位 RGB565格式,这时输出的 RGB565 是 阅读全文
posted @ 2021-07-16 07:47 涛大林 阅读(150) 评论(0) 推荐(0) 编辑
摘要:FPGA开发中一共就两个类型 wire, reg input一定都是线型的 设定位宽 1位位宽可以不设定,默认就是一位的。 output可以是reg型 也可以是wire型 两个可综合语句 assign , always语句 reg在always语句下编程 wire在assign语句下编程 testb 阅读全文
posted @ 2021-07-15 15:50 涛大林 阅读(293) 评论(0) 推荐(0) 编辑
摘要:SCCB(Serial Camera Control Bus)是OmniVision公司公布的串行相机总线协议。OV开头的相机模块例如OV7670都使用SCCB协议。 阅读全文
posted @ 2021-07-14 14:26 涛大林 阅读(317) 评论(0) 推荐(0) 编辑
摘要:VGA(Video Graphics Array)视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。 扫描方式 VGA显示器扫描方式分为逐行扫描和隔行扫描:逐行扫描是扫描从屏 阅读全文
posted @ 2021-07-13 12:23 涛大林 阅读(196) 评论(0) 推荐(0) 编辑
摘要:选定RGB 寄存器 0x501F 用于选择图像输出格式,我们需要 RGB 格式,因此低三位设置成 001,即 0x01。但是 RGB 有多种格式,如 RGB323、RGB565、RGB888等,需要进一步配置。 2、选定RGB565 寄存器 0x4300 用于更进一步的选择,高 4 位选择 6 则代 阅读全文
posted @ 2021-07-13 09:12 涛大林 阅读(3181) 评论(0) 推荐(0) 编辑
摘要:RGB16格式 RGB16数据格式主要有二种:RGB565和RGB555 RGB565 每个像素用16比特位表示,占2个字节,RGB分量分别使用5位、6位、5位。 //获取高字节的5个bit R = color & 0xF800; //获取中间6个bit G = color & 0x07E0; // 阅读全文
posted @ 2021-07-13 07:42 涛大林 阅读(265) 评论(0) 推荐(0) 编辑
摘要:1 Verilog是一种思维方式 先来谈一下怎样才能学好Verilog这个问题。有人说学Verilog很难,好像比C语言还要难学。有一定难度是真的,但并没有比别的语言更难学。我们刚开始学C语言的时候也觉得C语言很难,直到我们把思维方式转变过来了,把微机原理学好了,能模拟CPU的运行方式来思考问题了, 阅读全文
posted @ 2021-07-12 14:36 涛大林 阅读(540) 评论(0) 推荐(0) 编辑
摘要:用FPGA做图像处理最关键的一点优势就是:FPGA能进行实时流水线运算,能达到最高的实时性。因此在一些对实时性要求非常高的应用领域,做图像处理基本就只能用FPGA。例如在一些分选设备中图像处理基本上用的都是FPGA,因为在其中相机从看到物料图像到给出执行指令之间的延时大概只有几毫秒,这就要求图像处理 阅读全文
posted @ 2021-07-12 14:20 涛大林 阅读(467) 评论(0) 推荐(1) 编辑
摘要:你现在很呆,啥都不会,叫你讲清楚来也办不到。所以是时候改变了,争取一年之后能找到一份工作,要一飞冲天啊我。 阅读全文
posted @ 2021-07-12 09:43 涛大林 阅读(16) 评论(0) 推荐(0) 编辑

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