时序分析 高级课 14~19讲

14讲 时序分析理论基础

时钟和数据的对应关系叫时序。分析就是分析时钟和时序间的对应关系

时序约束，告诉布局布线工具希望让时序到达怎样的标准 

 

net delay ，i/o delay

 

时序分析模型：　　FPGA用的主要前3种

1.寄存器与寄存器

2 输入PAD（输入管脚）与寄存器

3 寄存器与输入PAD

4 输入PAD与输出PAD之间

源端寄存器 　　　　目的寄存器

全局时钟buffer，可以扇出到任意寄存器的端点

时钟偏斜：SKEW

 

 

16讲 I/O接口时序分析

使用源同步时序分析的模型建立时序分析，芯片中通信8 90%用源同步接口

源同步接口由发送端提供数据和时钟，数据和时钟的对齐方式又有两种，一种是中心对齐，另一种是边缘对齐

input delay时序分析原理

TSU/TH

TCO,TDBD,TDFI

TCD,TCBD,TCFI

数据总线，多位数据有多根线，由于布线延时会有延时，会存在数据SKEW 偏斜，有最大最小值

时钟的话只有一根线，没有多个路径之间的差，没有最大最小值

 

建立时间余量

数据实际到达时间：TCO1+TCO2+TCO3+TDBD+TDFI

数据要求到达时间：TCYCLE+TCD+TCBD+TCFI  - TSU

TDFI　　和　　TCFI　　是FPGA芯片内部的，所以是已知量

发射沿 LAUNCH 到达数据开始（数据有效）的位置的延时叫 INPUT DELAY

LRMIN,LRMAX 作为input delay约束

 

保持时间余量

数据结束时间=下一个数据到达时间：TCYCLE+TCO1+TCO2+TOC3+TDBD+TDFI

数据要求结束时间：TCYCLE+TCD+TCBD+TCFI+TH

 

output delay

 

 

电路延时越大　　越容易建立违例　　，越小  保持时间违例