net 9 时钟分频

不调用pll核 没办法倍频

在fpga开发中如果pll资源够用 还是建议使用pll进行分频　　　　因为pll是一个专用电路 　　它生成的时钟到达每一级寄存器之间的延迟是固定的 ，称时钟偏斜比较小

 

可以用visio软件画波形图

 

modelsin 输入quit-sim结束仿真

 

为什么po_cnt赋初始值仿真才不是红的　　　　因为用的同步复位 rst 根据clk_4,所以po_cnt没有初始值。所以仿真时都是红的。

 

自分频的时钟不得已的时候不用　　由于时钟偏斜，时钟到达每一级的寄存器都不一样，有早有晚  可能会产生时序错误。

 

 

解决自分频时钟方案 通过分频标志的方式来去触发在此分频的计数　　　　FLAG也是一个寄存器  　　 　　在每个cnt=2时拉高，其他时拉低，则每四位有一个高位 

把原来通过自分频时钟上升沿触发的方式改成了通过FLAG触发的方式　　　　称为同一时钟域设计　　只用到了一个clk