摘要: 首先启动arm中一段小程序,该小程序受管脚上mio来配置的ARM工作模式影响,看是从SD卡里面加载还是从FLASH里面加载,还是JTAG加载 ARM中的一个ROM存贮着这段程序(这程序不可改变) FSBL启动之后加载BIT文件(FPGA的配置程序),同时也会加载elf文件(我们开发的ARM应用程序) 阅读全文
posted @ 2023-01-04 15:49 涛大林 阅读(196) 评论(0) 推荐(0) 编辑
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posted @ 2022-09-16 14:28 涛大林 阅读(45) 评论(0) 推荐(0) 编辑
摘要: 电路知识 与非门 或非门 传输门 三态门 组合逻辑延时 阅读全文
posted @ 2022-09-16 14:24 涛大林 阅读(453) 评论(0) 推荐(0) 编辑
摘要: https://blog.csdn.net/haojie_duan/article/details/110304907?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522166315364216781432990002%2522%252C 阅读全文
posted @ 2022-09-14 22:27 涛大林 阅读(36) 评论(0) 推荐(0) 编辑
摘要: 14讲 时序分析理论基础 时钟和数据的对应关系叫时序。分析就是分析时钟和时序间的对应关系 时序约束,告诉布局布线工具希望让时序到达怎样的标准 net delay ,i/o delay 时序分析模型: FPGA用的主要前3种 1.寄存器与寄存器 2 输入PAD(输入管脚)与寄存器 3 寄存器与输入PA 阅读全文
posted @ 2022-09-14 15:35 涛大林 阅读(74) 评论(0) 推荐(0) 编辑
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posted @ 2022-09-12 12:54 涛大林 阅读(28) 评论(0) 推荐(0) 编辑
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posted @ 2022-09-11 22:35 涛大林 阅读(31) 评论(0) 推荐(0) 编辑
摘要: 用作逻辑门不多,开关比较多 缺点 ,晶体管翻倍,把原来传输管的优势抵消一部分 阅读全文
posted @ 2022-09-11 16:24 涛大林 阅读(27) 评论(0) 推荐(0) 编辑
摘要: 灰色这部分是数据跳变的位置,存在一定的不稳定性,左端最小延时,右边最大延时 bre上升沿之前,are上升沿之后, bfe下降沿 bfa下降沿 主要讲带PLL的情况。带PLL时钟需要移项,就会出来一个新的时钟,比较复杂。 进行PLL正向相移 需要 FLASH PATH + MULITICYCLE 约束 阅读全文
posted @ 2022-09-04 17:06 涛大林 阅读(239) 评论(0) 推荐(0) 编辑
摘要: 千兆以太网和FPGA交互的接口就是DDR的双沿采样 DDR的DRAM也是双沿采样 ADC CMOS的一些芯片这些和FPGA交互的接口都是DDR接口 SCR DDR-DIRECT- 一个周期上升沿和下降沿都进行采样 还是这个模型 认为数据和时钟的PCB布线是等长布线 我们只要知道源端芯片时钟和数据的状 阅读全文
posted @ 2022-09-04 16:14 涛大林 阅读(1159) 评论(0) 推荐(0) 编辑
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