李好123 - 博客园

2019年11月11日

摘要：程序： entity dand is port( a,b,clk:in bit; q:out bit ); end ; architecture bhv of dand is signal temp:bit; begin temp<=a nand b; process(clk)--尽管process 阅读全文

posted @ 2019-11-11 18:49 李好123 阅读(957) 评论(0) 推荐(0) 编辑

带有异步复位端的D触发器

摘要：异步复位端（rst）并采用时钟（clk）上升沿触发的D触发器（DFF）。当rst='1'时，无论时钟是什么状态，D触发器的输出（q）都将被置为低电平。否则，只要时钟信号出现上升沿，输入的值就传递给输出（也就是说，D触发器是靠时钟的上升沿触发的）。其原理图程序: library ieee; us 阅读全文

posted @ 2019-11-11 17:27 李好123 阅读(11934) 评论(0) 推荐(0) 编辑

2019年11月10日

VHDL实体和构造体

摘要：实体实体（entity）用来描述电路的所有输入/输出引脚，其语法结构如下： entity entity_name is port( port_name:signal_mode signal_type; port_name:signal_mode signal_type; ....... ); en 阅读全文

posted @ 2019-11-10 19:18 李好123 阅读(1621) 评论(0) 推荐(0) 编辑

VHDL库的声明

摘要：库的声明使用一个库之前，需要首先对库进行声明。经过声明之后，在设计中就可以调用库中的代码了。库的声明格式： library library_name; use library_name.package_name.package_parts; 其中，library和use是vhdl保留的关键字。常阅读全文

posted @ 2019-11-10 13:16 李好123 阅读(1228) 评论(0) 推荐(0) 编辑

VHDL介绍

摘要： VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述。制定了ieee.1164库。使用VHDL语言描述的电路，可以进行综合和仿真。 VHDL代码3个基本组成部分：库（library）声明、实体（entity）和构造体（architecture）。库（library）声明：列出了当前阅读全文

posted @ 2019-11-10 13:04 李好123 阅读(2363) 评论(0) 推荐(0) 编辑

用VHDL编写数码显示

摘要：数码显示器数码管显示原理：程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity smg is port( a:in std_logic_vector(3 downto 0) y 阅读全文

posted @ 2019-11-10 09:24 李好123 阅读(482) 评论(0) 推荐(0) 编辑

2019年11月9日

用VHDL语言编写时序电路

摘要：触发器： (1)D锁存器 library ieee; use ieee.std_logic_1164.all; entity dff1 is port(clk:in std_logic; d:in std_logic; q:out std_logic ); end; architecture bhv 阅读全文

posted @ 2019-11-09 19:07 李好123 阅读(557) 评论(0) 推荐(0) 编辑

时序电路设计

摘要： 1.时钟信号和复位信号（1）时钟信号的描述若进程的敏感信号是时钟信号，这时时钟信号出现在process后的括号中。例： process(clock_signal) begin if(clock_edge_condition) then signal_out<=signal_in 其他语句 en 阅读全文

posted @ 2019-11-09 16:53 李好123 阅读(732) 评论(0) 推荐(0) 编辑

2019年11月8日

流程控制语句

摘要： 1、if语句语法格式 if 表达式 then 声明； elsif 表达式 then 声明； else 声明； end if；例： process（a） begin if a="00" then f<=d0; elsif a="01" then f<=d1; elsif a="10" then f 阅读全文

posted @ 2019-11-08 21:01 李好123 阅读(195) 评论(0) 推荐(0) 编辑

2019年11月5日

用VHDL语言编写7人表决器

摘要： 7人表决器，即大于等于3个人同意，结果为成功。用逻辑0和1表示就是超过3个1为真用‘1’表示，不成功用‘0’表示。则其程序如下： library ieee;use ieee.std_logic_1164.all;entity qb7 isport(a:in std_logic_vector(6 do 阅读全文

posted @ 2019-11-05 20:34 李好123 阅读(3918) 评论(0) 推荐(0) 编辑