摘要： 在fpga 的大型项目中经常会用到时序分析，很多面试的场合也会遇到时序分析。经常用到的时序分析主要包括时钟时序分析，输入端的时序分析以及暑促短的时序分析。最基本的时序分析师归结到寄存器于寄存器之间的时序分析。主要是分析setup_slack建立时间裕量和hold_slack保持时间裕量。 一、寄存器 阅读全文

摘要： 恢复内容开始 要将数据总线（2位或更多位宽度）从一个时钟域移到另一个时钟域，我们有几种处理方法。一下有几种方法可以采取。 1、格雷码：如果数据总线是单调计数器（即仅递增或递减），我们可以将其转换为格雷码，该格雷码具有跨时钟域的能力（在某些定时条件下） 2、数据冻结：如果数据总线是非单调的，则使用标志 阅读全文

摘要： 要将数据总线（2位或更多位宽度）从一个时钟域移到另一个时钟域，我们有几种处理方法。一下有几种方法可以采取。 1、格雷码：如果数据总线是单调计数器（即仅递增或递减），我们可以将其转换为格雷码，该格雷码具有跨时钟域的能力（在某些定时条件下） 2、数据冻结：如果数据总线是非单调的，则使用标志向其他域发出信 阅读全文

摘要： 一、背景 如果clk_a时钟域中的某个任务需要在clk_b时钟域中来完成。则可以采用以下设计：通过框图可知人任务的跨时钟域的处理相当于两个买冲刺你好的跨时钟域的处理。在两个标志信号跨时钟域完成后，在此期间相关任务的跨时钟域。 这只是其中的一种方法。 二、模板 模块 TaskAck_CrossDoma 阅读全文

摘要： 如果需要跨时钟域处理的是一个脉冲信号，那么之前的模型和方案便不不再适合。我们将信号只持续一个时钟周期的脉冲信号称之为“标志”。如果还是采用之前的设计方案的话可能，会由于两个时钟之间的比率太大而导致该脉冲标志消失或者显示的时间太长。 一、模型 当我们需要在clk_b(clk_a)时钟下使用到clk_a 阅读全文

摘要： 在做项目的时，我们经常会使用到多个时钟。每一个时钟在FPGA内部都会形成一个时钟域，如果一个时钟域中要用到另外一个时钟域的信号，也就形成了跨时钟域的操作，这时候要格外小心。 一、实际使用背景 假设在项目中需要在clk_b时钟域中用到用到来自clk_a中的信号。那么此信号就需要从clk_a时钟域跨越到 阅读全文

摘要： 这个小项目几乎也就快结束了，中间因为要写开题报告所以落下了一段时间。经过前8次的讲解，想必相中也有了这个项目的大概框架； 一、整体框架图 前几次我们都实现了，usb_read 模块，DDR IP模块，ddr_drive模块，整个小项目只剩下了，VGA的驱动模块。具体原理介绍如下： 二、关于本次要实现 阅读全文

摘要： 上一节已经成功地测试了DDR的各个链路以及各个地址的读写操作，这一节就来完成模拟从PC端发出数据经过USB最终给到DDR端口，之前已经实现了DDR的各个链路的验证，同时也实现了数据的读写。先看一下本次实验要实现的链路结构。 框图： 在之前的文章中已经指出，我们所做的实验USB的写入和读出的数据宽度为 阅读全文

摘要： 上一节已经实现了能够顺利的实现队DDR 3 写入16个递增数和把写入的递增数成功地读出来后，那么接下来就是对DDR3芯片的所有地址都进行读写测试，验证FPGA与DDR3芯片的链路是否正常。方法就是通过比较读出来的数据与写入进去的数据进行比较，看是否是一致的。 如上图所示，是DDR的规格说明书。我们用 阅读全文

摘要： 对于viavado 中IFFT IP的使用刚开始的时候，没有找到IFFT的IP,最后经过查找资料发现，在VIVADO中 FFT IP和IFFT IP是用的统一个IP，具体是IFFT还是FFT通过设s_axis_config_tdata=1/0设置fft或ifft模式，而且在同一个工程当中，尽量选择同 阅读全文