2020年6月23日

FPGA 开发基础---------格雷码转二进制

摘要：一、格雷码的特点格雷码是一种循环二进制码或者叫作反射二进制码。格雷码的特点是从一个数变为相邻的一个数时，只有一个数据位发生跳变，由于这种特点，就可以避免二进制编码计数组合电路中出现的亚稳态。格雷码常用于通信，FIFO或者RAM地址寻址计数器中。经常作为跨市终于处理的一种方法。切记在做跨时钟处理的时阅读全文

posted @ 2020-06-23 16:46 柯西恒等式阅读(1807) 评论(0) 推荐(0) 编辑

2020年6月19日

verilog之生成语句

摘要： Verilog中的生成语句主要使用generate语法关键字，按照形式主要分为循环生成与条件生成，主要作用就是提高我们的代码的简洁度以及可读性。一、循环生成语法如下： 1 genvar i; 2 generate 3 for (i=0; i< ？？; i=i+1) 4 begin:循环的段名 5 阅读全文

posted @ 2020-06-19 21:24 柯西恒等式阅读(1739) 评论(0) 推荐(0) 编辑

verilog 实现之RAM

摘要：写在前面的话：之前都是写了一些关于在实践中遇到的问题。今天在和同门讨论中发现都在用Verilog实现一些IP核的功能，感觉自己有点落后了，不高兴。所以就开始着手试着实现一下，一开始有点蒙，一直用RAM但是正道自己用verilog 实现的时候，就发现你的了解的特别透彻。才能来时现。开始正文。 RAM使阅读全文

posted @ 2020-06-19 08:32 柯西恒等式阅读(7005) 评论(0) 推荐(2) 编辑

2020年5月23日

FPGA开发基础--------Handshake Protocol握手协议（1）

摘要：在进行FPGA开发的时候，经常会用到，几个模块之间的链接与嵌套这个时候就需要保证数据准确无误的传输，那么我们就需要加上握手信号来控制信号的传输。特别是在通信中的同步，会经常的用到这些握手信号，握手协议的原则是：当Valid 和 Ready信号同时高有效时，数据在时钟的上升沿传输。在新版本的Xilin 阅读全文

posted @ 2020-05-23 22:36 柯西恒等式阅读(1671) 评论(0) 推荐(1) 编辑

2020年5月20日

FPGA开发基础-------------Glitch Free时钟切换技术（1）

摘要：在通信领域当中，经常会在芯片运行过程当中进行时钟切换，特别是当芯片内部中有两个时钟源时，往往通过内部逻辑控制多路复用器来实现时钟源的切换。时钟切换的分类：第一种：第一种时两个时钟源的频率呈倍数关系；第二种：两个时钟源完全没有关系，异步时钟。解决方法：当两个时钟可能完全无关，也可能成倍数关系阅读全文

posted @ 2020-05-20 23:34 柯西恒等式阅读(1293) 评论(1) 推荐(1) 编辑

2020年5月19日

FPGA 开发基础------------奇数分频，占空比50%（1）

摘要：在通常的学习中，或者一些网络课程当中，总会强调使用PLLIP核出来的时钟。但是在实际中并非所有的逻辑都是有那么高的逻辑要求。通过语言进行时钟的分频相移显得十分方便，这种方法可以节省芯片内部的锁相环资源，再者，通过语言设计进行时钟分频，可以锻炼我们对verilog的熟练和理解程度。这里主要讲解奇数倍分阅读全文

posted @ 2020-05-19 13:32 柯西恒等式阅读(733) 评论(0) 推荐(0) 编辑

2020年5月14日

FPGA开发基础————异步FIFO深度的计算与分析(1)

摘要：这个文章早就想总结一下了，因为在自己刚开始学ＦＩＦＯ在处理异步多ｂｉｔ数据的时候，总对这个ＦＩＦＯ的深度选取跟耿于怀。看视频感觉也是讲的模棱两可。下面就主要总结一下，几种情况第一种情况： fA > fB 读写之间没有空闲周期（fA > fB 在两个连续读写之间有一个周期的延迟）：写速率fA = 阅读全文

posted @ 2020-05-14 22:04 柯西恒等式阅读(1059) 评论(0) 推荐(0) 编辑

2020年5月10日

FPGA开发基础-------CLock Jitter 和 Clock Skew（1）

摘要：什么是Clock Jitter和Clock Skew，这两者有什么区别？ Clock Jitter（时钟抖动）：是指芯片在某个给定的时间点上时钟周期发生暂时性变化，从而导致时钟在不同的周期上加长或者变短。换句话来说就是指，两个时钟周期之间存在差值，这个误差是在时钟内部产生的，与晶振或者内部的PLL有阅读全文

posted @ 2020-05-10 12:44 柯西恒等式阅读(1070) 评论(0) 推荐(0) 编辑

2020年3月16日

FPGA开发基础－－－－数字电路基础（１）

摘要：一、什么是竞争冒险，如何消除？下面这个电路，使用了两个逻辑门，一个非门和一个与门，本来在理想情况下F的输出应该是一直稳定的0输出，但是实际上每个门电路从输入到输出是一定会有时间延迟的，这个时间通常叫做电路的开关延迟。而且制作工艺、门的种类甚至制造时微小的工艺偏差，都会引起这个开关延迟时间的变化。阅读全文

posted @ 2020-03-16 15:06 柯西恒等式阅读(469) 评论(0) 推荐(0) 编辑

2020年2月29日

vivado时序分析（二、时钟约束实际操作）

摘要：上一节已经了解了关于时序的一些基本原理和一些基本知识，那么这一节根据一个具体例子来。采用的vivado版本是2018.2的版本。现在就说一下具体的操作步骤。首先打开一个工程。第一步：打开相关工程，点击产生bit 文件。操作步骤如下图所示。第二步：会产生如下的界面，点击open implenmen 阅读全文

posted @ 2020-02-29 22:28 柯西恒等式阅读(6109) 评论(1) 推荐(0) 编辑