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2020年6月28日
Verilog实现之异步fifo
摘要: 上节课我们介绍了,同步fifo,感觉就是在双口异步RAM中进行了一些简单的外围操作,加了一些空满标志,内部用指针来进行寻址,从而取消了外部的地址接口。FIFO的一侧是读。一侧是写。所以具有了''wr_en"和"rd_en",一边是写数据,一边是读数据,所以就有了“wr_data”和“rd_data”
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posted @ 2020-06-28 10:10 柯西恒等式
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