摘要： Verilog中的生成语句主要使用generate语法关键字，按照形式主要分为循环生成与条件生成，主要作用就是提高我们的代码的简洁度以及可读性。 一、循环生成 语法如下： 1 genvar i; 2 generate 3 for (i=0; i< ？？; i=i+1) 4 begin:循环的段名 5 阅读全文

摘要： 写在前面的话：之前都是写了一些关于在实践中遇到的问题。今天在和同门讨论中发现都在用Verilog实现一些IP核的功能，感觉自己有点落后了，不高兴。所以就开始着手试着实现一下，一开始有点蒙，一直用RAM但是正道自己用verilog 实现的时候，就发现你的了解的特别透彻。才能来时现。开始正文。 RAM使 阅读全文