我的新博客
2014年8月10日
任意时钟分频
摘要： 1: // clock divider 2: `timescale 1ns/1ps 3: module clgen 4: #(parameter DIVIDER_LEN = 8) 5: ( 6: input wire clk_in, 7: input wire rst, 8: ... 阅读全文
posted @ 2014-08-10 11:35 Leon#0534 阅读(262) 评论(0) 推荐(0) 编辑

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我永远是茫茫EE领域的一名小学生。