Quartus II TimeQuest Timing Analyzer 小结

主要关于Quartus II TimeQuest Timing Analyzer 和 SDC基础。

时序基本概念。

1 Cells 基本结构单元 2Pins  Cell的输入输出端口，不是器件的输入输出引脚 3Nets  一个Cell中，输入和输出间的逻辑。 4Ports 顶层逻辑的输入和输出，对应器件的管脚 5 Clocks 时钟类型的Pin 6 Keepers 泛指Port和寄存器类型的Cell 7 Nodes

TimeQuest进行时序分析的对象Edges: Port-Pin, Pin-Pin, Pin-Port. Edges根据起止路径分为三类。1 Clock paths:从Clock Port或Clock Pin 到寄存器Cell的时钟输入Pin 2 Data paths :从输入Port到寄存器Cell的数据输入Pin,或从寄存器Cell的Pin到另一个寄存器Cell的Pin 3 Asynchronous paths :从输入Port到寄存器Cell的异步输入Pin,或从寄存器Cell的Pin到另一个寄存器Cell的异步输入Pin 。如下图

edge指的是时钟沿。Launch Edge是前级寄存器发送数据对应的时钟沿，是时序分析的起点 Latch Edge是后级寄存器捕获数据对应的时钟沿，是时序分析的终点.如下图。

时序分析公式的基本项： 1 Data Arrival Time. Lauch Edge + 前级寄存器Clock path的延时 + 前级寄存器Cell从时钟Pin到数据输出Pin的Net延时（uTco）+Data path的延时 2 Data Required Time.Latch Edge + 后级寄存器Clock path的延时（+uTh 在此立前必须稳定）或（-uTsu在此之后需稳定）.3 Clock Arrival Time.Latch Edge +后级寄存器Clock path的延时。

TimeQuest静态时序分析的对象包括：寄存器和寄存器之间的路径、I/O之间、I/O和寄存器之间的路径、异步复位和寄存器之间的路径。

时序分析公式

建立时间

1 Register-to-Register Clock Setup Slack = Data Required Time – Data Arrival Time > 0

Data Required Time = Latch Edge + 后级寄存器的Clock path延时- 后级寄存器的建立时间

Data Arrival Time = Launch Edge + 前级寄存器的Clock path延时+ 前级Tco +前级到后级的数据延时

2Pin-to-Register。Register-to-Pin也类似。Clock Setup Slack Time= Data Required Time（Setup）- Maximum Data Arrival Time.

Data Arrival Time = 时钟到达前级寄存器的时刻 + 前级寄存器到后级寄存器数据输入的延时 Data Requied Time = 时钟到达后级寄存器的时刻-后级寄存器的建立时间

保持时间

Clock Hold Slack = Data Arrival Time – Data Required Time >0

Data Arrival Time = Launch Edge + 前级寄存器的时钟Clock path的延时 + 前级Tco + 前级寄存器到后级的数据延时

Data Required Time = Latch Edge +后级寄存器的Clock path延时 + 后级寄存器的保持时间