基于cadence的FPGA换pin设计

FPGA管脚非常多，在原理图设计中，常常先大致进行PCB草图布局，然后根据布局结果进行原理图电气连接，例如，SDRAM离bank3比较近，那么就将SDRAM在原理图中都连到bank3上。这样看似在进行PCB设计时已没什么问题，但是FPGA管脚太多，有时考虑走线方便，特殊走线等问题，就要使用allegro中的换pin功能，下面就来具体介绍换pin的方法。

1. FPGA换pin结束，PCB画完后在Allegro中点file-export-logic，在logic type中选择design entry CIS，表示要传回的软件为Capture，在export to directory栏中选择要导出的路径为schematic下的allegro_backAnnotation。
2. 单击export cadence，弹出执行进度窗口。
3. 打开design entry CIS软件，进入原理图工程。
4. 单击tools-back annotate。
5. 在netlist栏选择为schematic下的allegro_backAnnotation。
6. Back annotation栏中选择update schematic与view output。
7. 单击确定按钮，执行回注。

 

换pin心得

1. 只有每个元件都添加封装了才能生成网表，生成见表前要annotate，元件标号排好，再打印元件清单，进行DRC检查，元件封装添加好，pin group设置好。
2. 右击元件|edit part|view|package|edit|properties|   把所有的pin group换成一样的字符就可以了，点击ok，updata all，再生成网表。注意，只换IO口，配置芯片管脚，时钟专用管脚都不要换，否则板子很可能就废了。换pin窗口中有designor，bank，pin编号，引脚号，这样换pin时不易出错。
3. 可以把不同bank上IO的Pin group设为相同值，也就是说，不同bank间的IO口也可以换pin。