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03 2020 档案
先进工艺中的Cut Metal与 Metal Extension技术
摘要：在先进工艺中，foundry使用cut metal来实现更小的end-of-line spacing，与cut metal技术相伴随的是metal extension。今天，小姐姐我希望能和大家一起学习下cut metal和metal extension，并分享一些debug相关问题的经验。 如图所
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如何控制std cell的密度？
摘要：其实，关于密度有两个说法。 一是utilization，也就是设计的利用率。一般来说，为了成本考虑，利用率能做的越高越好，也就是std cell密度越高越好。 二是在利用率确定的情况下，std cell的局部密度，也是今天要讨论的话题。 在设计的面积已经确定的情况下，std cell局部密度是越低越
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Indesign ICV
摘要：我们传统的Physical DRC Signoff的步骤是怎么样的呢？首先，从ICC2中写出GDS文件。然后，merge standard cell，macro 等gds。再然后，用Physical Signoff 工具check DRC。最后，将DRC结果导入ICC2中分析。 为什么我们的Phys
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PrimePower Power Calculation：Unique net activity
摘要：说到PrimePower功耗计算，你的脑海中可能浮现出不同power analysis mode的flow。假使你有input的VCD/FSDB，你的flow也是之前千锤百炼的，那power的计算结果就一定是无懈可击的吗？不一定！ PrimePower在计算cell功耗的时候是依据cell pin的
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routing有关的命令route_auto route_opt route_eco route_group route_global route_track route_detail
摘要：今天先问问题： 1. DRC有点多，想修DRC用哪个命令？ 2. 手动挪了一个std cell，它的绕线断开了，想把它连好用哪个命令？ 3. 只想绕一根线用哪个命令？ 这些问题对ICC2老鸟来说，really easy。 但对freshman来讲，有必要做些基础知识普及，才会用的得心应手。 rout
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论placer，legalizer和blockage,bound的关系
摘要：先问大家几个问题： 一：create_placement会把std cell 放进soft place blockage里吗？ 二：在soft place blockage里创建一个hard bound，create_placement会把相应的std cell放进bound里去吗？ 三：在hard
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Formality检查电源连接问题
摘要：业界很多人用formality做形式验证，检查rtl或者网表在后端流程中有没有变质，如果成功了当然很不错，代表你的设计初衷得到实现了。这里介绍一个formality检查电源连接的方法，在verify之前就可以看到设计中的电源连接问题。诸如：电源漏接，错接，库文件不支持等。做好了电源方案，floorp
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pin access问题 引起的DRC和short
摘要：就是一些cell abut在一起或者挨得很近时，局部密度过高，router连接std cell pin的空间不够，容易引起DRC或short。通常发生在std cell密度很高的设计里，或者std cell pin密度很高的区域里。这些DRC通常发生在底层，比如M1~M4。 为什么placer不能完
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GRO和GRE
摘要：ICC2这几年更新速度飞快，各种新的feature出现，目的是使用户更轻松，更快速的达到极致的PPA。而其中大多数的feature都是on by default。可能你用上了，但你还不知道。 今天分享两个feature，GRO和GRE，对频率提升效果很好: GRO: GRO已经有了好几年了，是Glo
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routing update
摘要：route_auto这个命令表面看起来没啥变化，但内涵变了。 记得之前好像说过，对于高速的设计，我们推荐使用三部曲，而不是直接使用route_auto： route_global update_timing route_track update_timing route_detail update_
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谁动了我的app option？
摘要：做物理设计，会并行跑很多的run，测试不同的floorplan，不同的流程，不同的参数，或者不同的app option。哎，版本太多，我不知道这两个版本有啥区别了？ 有时候还会遇到昨天的版本跑的好好的，今天的版本忽然WNS变成了-1ns…… 有时候还会遇到一样的环境，这个模块好的不要不要的，那个模块
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设计很大，PG VIA很多，怎么办？
摘要：随着设计规模越来越大，工艺尺寸越来越小，设计里含有的via也越来越多。特别是PG via，当PG via数量达到一定规模数量时，runtime，memory usage，和disk usage用都会受到一定程度的影响。 为了减少巨量PG VIA带来的影响，ICC2用via matrix来解决这个问题
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PrimePower
摘要：PrimeTime是业内golden的signoff工具。PTPX作为PT的延伸，是大家非常熟悉的power analysis工具了。在power方面，尤其在工艺节点越来越先进的今天，准确的power analysis变得越发的重要。而今Synopsys已经推出了功能更牛叉的PrimePower专门
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Primetime里面的脚本小技巧
摘要：1) PT里面的attribute比较，大家抓取一些pin/net的属性值的时候，可以不用再自己写判断条件去过滤了，可以直接用attribute判断，比如： get_* –filter "attr1 >@attr2" ，直接返回过滤后的collection 2) 如何抓取某种libcell在设计里的
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PT里面如何使用AI实现功耗优化的成倍加速
摘要：PT 的power eco 一直深得码农推崇，因为他够准，基本不伤timing, 而且eco的方式多种多样 ，可以基于area based 去做，这就不需要update power，也可以基于saif读入的方式去做，这需要update power, 还可以只换VT不改size,也可以同时downsi
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插不上PG VIA怎么办?
摘要：ICC2用create_pg_vias给power mesh打孔，可以选bbox，可以选layer，可以选type……非常好用。 但是，经常遇到有些地方打不上孔。明明很简单的power嘛，不可能有DRC啊，可为什么就是打不上。试了半天也不行，难道是工具bug？算了，还是问问AE先。啥？AE明天才来啊
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如何控制各种filler的比例
摘要：在物理设计的最后阶段，空余的地方需要插filler。 有些时候，需要控制各种filler cell的比例。怎么实现呢？ create_stdcell_filler 有个选项叫 -utilization，可以控制lib cell list里的filler在空余面积里占的比例。举个栗子： create_
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PT一点通 - 浅议如何在PT里面减少SI悲观度
摘要：大家都知道Synopsys搞了个业界公认的signoff工具primetime，IC码农们都用他来检查setup/hold/min_pulse/min_period等违例，这些个检查都是在有SI影响的前提下进行的，可能过于悲观。那么，如何最大程度的使工具减少不必要的SI悲观度呢？这个小编在这给几个常
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pipelie register
摘要：支持coarse placement自动识别pipelie register和自动摆放。user只需要一个小小的app option即可以实现。 place.coarse.balance_registers
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Power | PTPX功耗分析实战, 附VCD/SAIF/FSDB的区别
摘要：PT如果进行功耗分析需要额外的PTPX的licence，可以通过以下变量打开： set_app_var power_enable_analysis true （默认值为false） 用PTPX做平均功耗分析，分3种情况： （1）假如有波形文件：最理想的情况是能提供后仿产生的VCD/SAIF文件，通过
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现代数字时钟系统综述 : 时钟树综合（CTS）的一切
摘要：河马大叔是孙路 未来妄想家 前言 本文是之前6篇关于Clock Tree技术文章的一个优化集合，总计约10000字，覆盖了关于Clock Tree技术的方方面面，最后还引入一篇经典论文的解读。本文是对Clock Tree技术，或者CTS的最佳启蒙读物，帮助你打开一扇门，找到探索的方向。
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网上学习资源
摘要：https://mp.weixin.qq.com/s/dpka8nFwG7GvxAFa3brTuQ 精选自学网站 综合类（15 个），软件学习类（6 个），演讲类（2 个）、语言学习（4 个）优质免费课程 软件学习（8 个）、学习达人（7 个），语言学习（3 个）、文学艺术（14 个）、人际沟通（6
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