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08 2019 档案
gnuplot 让您的数据可视化
摘要：https://www.ibm.com/developerworks/cn/linux/l-gnuplot/index.html http://blog.sciencenet.cn/blog-373392-527507.html http://blog.sciencenet.cn/blog-3733
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sed
摘要：sed是一个很好的文件处理工具，本身是一个管道命令，主要是以行为单位进行处理，可以将数据行进行替换、删除、新增、选取等特定工作，下面先了解一下sed的用法sed命令行格式为： sed [-nefri] ‘command’ 输入文本 常用选项： -n∶使用安静(silent)模式。在一般 sed 的用
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AWK
摘要：AWK 内置变量表 1、常用操作 [chengmo@localhost ~]$ awk '/^root/{print $0}' /etc/passwd root:x:0:0:root:/root:/bin/bash /^root/ 为选择表达式，$0代表是逐行 2、设置字段分隔符号(FS使用方法）
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STA之RC Corner再论
摘要：Q：RC-Corner跟PVT怎么组合？ A：通常的组合： Q：通常说的ttcorner指的是啥？ A：@孟时光 ttcorner是指管子在tt+RCtyp吧。 Typesof corners When working in the schematic domain, weusually only
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STA之RC Corner拾遗
摘要：Q：还有一种RC corner 带后缀『_T』，只用于setup signoff，T指的是什么？ A：T代表tighten，在rc的variation上的sigma分布比不带T的更紧，因此只能用于setup，hold不推荐。Appleto Apple地比较，T的variation更小，理论看到的rc
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STA之RC Corner
摘要：RC corner，这里的RC指gate跟network的寄生参数，寄生参数抽取工具根据电路的物理信息，抽取出电路的电阻电容值，再以寄生参数文件输入给STA工具，常见的寄生参数文件格式为SPEF。 ICer都知道在集成电路中是多层走线的，专业术语叫metal layer，不同工艺有不同层metal
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STA之PVT
摘要：在STA星球，用library PVT、RC corner跟OCV来模拟这些不可控的随机因素。在每个工艺结点，通过大量的建模跟实测，针对每个具体的工艺，foundary厂都会提供一张推荐的timingsignoff表格， 建议需要signoff的corner及各个corner需要设置的ocv跟mar
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STA 开篇
摘要：时序分析=动态时序分析+静态时序分析 动态时序分析简单讲就是gate-level simulation，仿真对象是netlist+sdf，通过SDF反标，得到gate跟net的delay，通过输入大量的激励来验证电路的功能。动态时序分析通常覆盖以下几方面：典型应用场景的功能验证、频率的动态切换、跨时
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SAIF anno
摘要：https://www.cnblogs.com/IClearner/p/6898463.html SAIF--RTL BACK分析法 RTL backward SAIF文件是通过对RTL代码进行仿真得到的，当设计很大的时候，门级仿真时间就会很长，这时候就可以使用这种方法进行分析。使用这种方法进行分析
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set_set_switching_activity
摘要：set_switching_activity -static 0.2 -toggle_rate 20 -period 1000 [all_inputs] 这时，翻转率设置的节点是输入，响应的翻转率为:Tr = 20/1000 = 0.02GHz ·SAIF文件:即switching activity
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PTPX-功耗分析总结
摘要：使用PrimeTime PX进行功耗分析有两种：一种是平均功耗的分析Averaged power analysis，一种是Time-based power analysis。 电路的功耗主要有两种，一种是漏电流功耗(Leakage Power)，也就是一个单元在没有switching，inactiv
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library 中的internal power为何为负值？
摘要：下图是library中一个寄存器Q pin 的internal_power table, 表中该pin 的internal power 大多都是负值。其实library 中的internal_power 不是功率，而是热量，单位是焦耳不是瓦特 原因： Internal power 为负值是由Libe
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浅谈Power Signoff
摘要：Power Analysis是芯片设计实现中极重要的一环，因为它直接关系到芯片的性能和可靠性。Power Analysis 需要Timing Analysis 产生包含频率、transition 等时序信息的 Timing File，也需要包含Net Capacitance和Resistance信息
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UPF set_port_attribute
摘要：『set_port_attribute』, 在IEEE 1801-2015 中该命令定义如下，不是所有的工具都支持所有的option: 这个命令用于描述port 在『未知』区域的power 连接情况，如top 的input port 是由哪个电压域的cell驱动，output port 的输出将驱动
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动态 功耗优化
摘要：https://mp.weixin.qq.com/s?__biz=MzUzODczODg2NQ==&mid=2247484666&idx=1&sn=1f3a7301f556468bc1cb0f222a8965e6&chksm=fad26d24cda5e432b8cc785ab56ddfbc73a10
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功耗 报告
摘要：Power是衡量数字芯片性能的三大指标之一，从整个设计流程看，越早考虑功耗收益越大，在系统架构级一个微小调整所减少的功耗，也许可以使实现工程师眼圈轻两个色度。因此早期功耗评估显得格外重要，于实现工程师而言，即是：RTL级功耗分析，世面上有多个RTL功耗分析工具，而当红新宠非Joules莫属。 传统R
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Analog power pin UPF defination
摘要：在一个analog macro端口上，有些pin是always on的，有些是shut down的，如何描述这些pin的power属性？这是一个常见问题，驴就此机会大致描述一下常见的做法。对于这个问题，UPF2.0跟UPF2.1有不同的处理方式。 UPF2.0, IEEE1801-2009，因为mo
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动态功耗计算
摘要：CMOS管功耗 = 动态功耗 + 静态功耗 动态功耗有两种表述，两种表述的区别之处在于：把对管子内部电容充放电消耗的功耗归于谁，第一种表述常见于理论分析，第二种表述常见于EDA工具功耗计算。 第一种表示： 动态功耗 = 开关功耗 + 短路功耗 动态功耗 = 开关功耗 + 短路功耗 开关功耗：指管子在
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静态功耗 计算
摘要：大概在遥远的90nm之前，leakage power在library里确实是被描述成一个常值的。但从90nm开始，为了更加精确，library里的leakage power不再是个常值了，而是被模拟成一个输入状态的函数。所以基础还是library，在一个library里跟leakage相关的变量大致
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Innovus 对multibit 的支持
摘要：如果在综合阶段没有做multibit merge, 或综合阶段由于缺失物理信息multibit cell merge 不合理，那就需要PR 工具做multibit merge 或split. Innovus 支持multibit 的merge 及split, 在setOptMode 中由如下两个op
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P &R 12
摘要：Floorplan包含： IO floorplan: 涉及板级设计、封装设计的交互，接口协议（timing相关），对一些高速接口需要做特殊考虑（如信号完整性等）。 Power plan：芯片的电源和低功耗设计方案、功耗及IR仿真。 Block floorplan：涉及设计结构，总线结构，时钟结构，数
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P & R 11
摘要：要做好floorplan需要掌握哪些知识跟技能？ 首先熟悉data flow对摆floorplan 有好处，对于减少chip的congestion 是有帮助的，但是也不是必需的，尤其是EDA工具快速发展的当今，比如Innovus 最新的MP特性，可以自动对cell和macro 一起做place，结果
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power-plan如何定
摘要：Power-Plan或者说PG如何打，这是一个仁者见仁智者见智的问题，没有一个标准的答案，因为有各种各样的影响因素。本文将列举一些可能的影响因素： 1.和design 相关 1） Utilization 低的打的越多越好，高的需要打低一点，考虑DRC 和Congestion。 2）同样的Utiliz
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P & R 10
摘要：作为一个后端设计者，所需要掌握的技能其实就是熟练的利用工具，为自己服务。 需要的知识是什么？说的简单点，就是如何把设计的PPA搞上去。 说的复杂点，那就得从PPA需要注意的每个点去一一剖析。这个就太需要篇幅了。我也不想展开去说。 我们就先拿floorplan来做个例子简单说一下。floorplan是
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P & R 9
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 明确Floorplan 处理的对象：对于数字设计的 Floorplan 来说，它是一个很依赖前后步骤的一个过程，这个可以看作是后端Layout 的开始，Floorplan 处理的对象我喜欢叫做Special Instance a
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P & R 8
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？ 如何衡量floorplan的QA? T：Block level的floorplan最重要的就是size和timing。首先需要研究macro之间的data f
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P&R 7
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？ 如何衡量floorplan的QA? [哥简单点说]：floorplan是布局布线最重要的环节之一，也是体现一个工程师技术能力是否全面、是否够专业的一环。没做过
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P&R 6
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？ 如何衡量floorplan的QA? Floorplan基本上是后端硅农最花时间的部分，一般是在解决三个问题： IP、MEM、I/Opin、PAD/BUMP规划
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P&R 5
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？ 如何衡量floorplan的QA? 芯片的整体架构模块划分，低功耗结构，IP的要求，IO的要求，数据流，关键路径的走向。做Floorplan既要有宏观大局也要
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P&R 4
摘要：Floorplan 要做好fp需要掌握哪些知识和技能？ 通常遇到fp问题大致的debug步骤和方法有哪些？ 如何衡量fp的QA？ 通常FP是做PR 最关键也最具技术含量的一个环节。相对于后续的PR步骤，工程师对fp有着很大的自主权，但同时对工程师专业知识的广度和深度都有着较高要求。如果你需要负责一个
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P&R 3
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？ 如何衡量floorplan的QA? Floorplan是后端实现的起始步骤，是P&R的先决条件，通常Trial Run的目的也是为了把FP固定。因此，在做FP
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P&R 2
摘要：Floorplan： 要做好floorplan需要掌握哪些知识跟技能？ 通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？ 如何衡量floorplan的QA? Floorplan是后端实现的根本，对后续流程的影响最大，因此必须综合考量。SoC顶层的Floorplan涉及面广而杂，以
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P&R --From 陌上风骑驴看IC
摘要：FLOORPLAN： 做好floorplan要掌握哪些知识技能 遇到floorplan问题，大致的debug步骤和方法有哪些 如何衡量floorplan的QA 做好floorplan要掌握哪些知识技能 遇到floorplan问题，大致的debug步骤和方法有哪些 如何衡量floorplan的QA 以
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专业访谈
摘要：驴：在16nm之前数字实现工程师做STA很少会做跟SPICE的correlation，进入16nm之后，这一步似乎变得必不可少了，随着工艺的进步，STA方法学上有哪些大的改进？ [Jes]:Spice correlation主要校样的是延时计算， 这一块在深亚微米上有两个方面复杂度的增加： Volt
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论STA | 工艺、工具、分析的本与末
摘要：人类从漫长的蒙昧中觉醒之后，不再依靠着奇装异服的巫师通灵来指导生活，巫师进化成了科学家，他们试图对周遭的一切进行概括、分类、抽象，于是有了化学、物理、数学等基科。比如一粒沙，它的化学组成是什么，物理特性是什么，可抽象成什么样的数学公式。 用沙子做成的芯片亦如此，从设计实现到生产制造，每一步的背后都是
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论STA | POCV/SOCV 对lib 的要求 （4）
摘要：在芯片制造过程中的工艺偏差由global variation 和local variation 两部分组成。 在集成电路设计实现中，global variation 用PVT 跟 RC-corner 来模拟；local variation 用 OCV/ AOCV/ SOCV 来模拟。 在40nm 之
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论STA | SOCV / POCV 之 variation （2）
摘要：芯片制造涉及到许多复杂重复的过程，如：光刻、蚀刻、离子注入、扩散、退火。而且都是原子级操作，尽管控制非常严格，但偏差不可避免。 工艺偏差会导致芯片物理参数偏差，如：线宽、沟道掺杂浓度、线厚、临界尺寸、栅氧厚度； 而物理参数偏差会导致电特性参数偏差，如：线的电容电阻、阈值电压、饱和电流、栅极电容； 电
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SOCV / POCV 模型 （3）
摘要：STA无疑是数字集成电路设计实现方法学中最『漂亮』的模型之一，但是随意着工艺进步，local varition 的随机性及重要性增加，传统STA 的局限性日渐突出。大概在十五年前，SSTA成了一个研究热点，相较于传统的STA，SSTA 不再是针对单一的timing 进行分析，它的分析结果是一个统计分
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STA之AOCV
摘要：为什么要引入AOCV 为了精确性，为了剔除悲观度。用set_timing_derate来设置OCV，对于一个固定的corner，只能对data/clock, cell/net, late/early分别设不同的值，由下图可知，这个值是个trade off的结果，在保证yield的前提下，尽量不那么悲
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STA之OCV
摘要：Timing sign-off Corner = library PVT +RC Corner + OCV 针对每个工艺结点，foundry都会给出一张类似的timing sign-off表格，定义了所有需要做timing sign-off的corner（实际需要sign-off的corner还需要
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STA之RC网
摘要：STA的主要工作是计算电路网络的延时，如今的电路网络还是由CMOS cell和net组成的，所以STA所要计算的延时仍是电容的充放电时间。等量子计算机普及的时候，如今的这一套理论都将随着科技的进步被丢到故纸堆里。在量子计算机君临之前，如今的天下还是CMOS的，所以要搞STA，首先需要明白如何计算CM
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SOCV/POCV 开篇 （1）
摘要：1.功能：模拟工艺偏差对芯片性能的影响 2. 40nm之前 flat derate模型可以基本覆盖大部分情况 3.AOCV （Adance OCV) 考虑distance 和depth的影响。 AOCV table背后已经有统计学的支撑,即SSTA(statistical static timing
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SCAN CHAIN
摘要：https://mp.weixin.qq.com/s?__biz=MzUzODczODg2NQ==&mid=2247485270&idx=1&sn=df1034f318f5954a99d33978176516da&chksm=fad26e88cda5e79eec77a163724dfae43f2ba
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Innovus update_io_latency
摘要：在Innovus中从ccopt 后的timing report中可以看到clock delay是从负值开始算起的，这个是因为在ccopt过程中进行了的update latency的动作。 基于block level的设计进行分析，假设在sdc中对clock 没有设置source&network la
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report_delay_calculation/check_timing/report_annotated_parasitics/report_analysis_coverge
摘要：如何debug 一颗cell 或一段net 的delay, 常用的办法是用report_delay_calculation 报这颗cell 或这段net, 会得到形式如下的report, 从该report 中可以得到： 表头需要特别关注的是command, 确定report 的对象及加的option
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读懂timing report
摘要：三部分：表头/launch path /capture path 1.表头 1） 工具版本信息：如示例中的18.10-p001，对某个具体项目timing signoff 工具的版本最好保证一致； 操作系统信息：这一项无关紧要。 生产日期：这一项还是有看一下的必要，避免低级错误，哼哧哼哧debug
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CRPR/CPPR
摘要：S CRPR clock reconvergence pessimism removal C CPPR clock path pessimism removal 剔除公共clock path上的悲观度。 看图说话，上图是最常见最基本的一条timing path: 有launch clock path
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ILM --interface logic model
摘要：1.描述接口逻辑的模型。 2.包括 netlist spef sdc def 3.所有以上文件只描述和接口相关的逻辑，其他逻辑一概排除 3.用于STA/PR/DC的hierachical flow,相对于ETM model,更精确，ETM 只包含接口的timing arc信息，无法精确的进行cros
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dbGet net trace instant pin
摘要：proc rn { net_name } {puts " "puts "Net name : $net_name : "set name_rule [dbget [dbget top.nets.name $net_name -p].rule.name]set flag_clk [dbget [dbg
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LIST 列表
摘要：concat Concatenate lists into a new list join Join lists into a string lappend Append elements to list lindex Retrieve element from list linsert Inser
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Getopt::Long - Extended processing of command line options
摘要：use Getopt::Long; my $data = "file.dat"; my $length = 24; my $verbose; GetOptions ("length=i" => \$length, # numeric "file=s" => \$data, # string "ver
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TCL Strings
摘要：append Append values to variable binary Insert and extract fields from binary strings regexp Regular expression pattern matching ex1： regexp {^[0-9]+$
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