驴：在16nm之前数字实现工程师做STA很少会做跟SPICE的correlation，进入16nm之后，这一步似乎变得必不可少了，随着工艺的进步，STA方法学上有哪些大的改进？
[Jes]:Spice correlation主要校样的是延时计算， 这一块在深亚微米上有两个方面复杂度的增加：
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Voltage waveform的非线性特性；
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OCV的计算开始进入统计计算的时代。
所以这使得人工手动校样工具的延时值变得困难， 由dump出来的spice deck, 自动跑仿真校样会比较有效。另一方面， 芯片主频的提高也使得STA的margin越来越小， 关键路径上的spice仿真增加精准度， 释放一部分被简化模型吃掉的margin。
驴：Tempus在深亚微米的优势是什么？
[Jes]:16nm之后，C家以Innovus牵头的数字实现full flow都优势显著，就Tempus可以概括为以下三点：
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Spice simulation：Tempus 从真实的design中dump的spice deck清晰明了， 简单易懂， 可以直接拿来做时序仿真；
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工艺的优化带来集成度的进一步提升，对flatten signoff的runtime有巨大的挑战； 时钟设计的复杂度也对hier signoff 的精度有更高的要求。 Tempus坚持以flatten signoff为基石， 借助DSTA的强大并行度，使得flatten STA 在大规模Design上run time得到质的飞跃；
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对signoff ECO的良好支持和Innovs的无缝链接，用户可以在Innovus里面完成所有signoff标准的ECO。
驴：大概从28nm开始，physical aware timing ECO成了主流趋势，16nm之后Tempus physical aware timing ECO受到了很多客户的青睐，TSO的优势是什么？为什么比同类其它工具在physical aware timingECO这块做的更好？
[Jes]: Tempus ECO 具有强大的signoff 优化能力，集中了各种优化timing的methodology，其中几个是其他工具不具备的，比如routing congestion aware，TempusECO 可以预估ECO之后的走线情况，从而选择最优的位置，实现POST ECO不增加新的DRC Violation；另外一个就是TempusECO 在寻找common point点的时候，可以把一条net拆分成不同的node，根据node location来选择最合理的位置，从而实现加入最少的cell达到最佳timing fix的效果，而不是简单的靠近driver端或者receiver端。
驴：Power signoff都涵盖哪些方面？ 16nm之后power signoff的挑战有哪些？
[Jes]:Power signoff涵盖功耗分析，静态电压降，动态电压降，电迁移，静电击穿，芯片-封装-系统协同电源完整性分析等。
16nm及更先进工艺power signoff的挑战有：
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工作电压更低，电压降的sign-off标准更严格；
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为提高集成度采用了finfet工艺，晶体管由二维变为三维，线宽和栅氧尺寸的减小会造成漏电流急剧增大；
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集成度的增加造成单位面积上功耗的增加，器件层和金属层的自热以及器件和金属层的热耦合会比较严重，将会影响器件可靠性和金属层的电迁移；
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集成度增加，甚至B+ level的instances，更多的domain以及PVT corners，对分析工具的性能和分析的coverage提出了更高的挑战；
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孤立分析芯片风险增加，需要结合封装和PCB进行协同仿真；
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先进的制造方式和封装形式如3DIC, SIP给仿真提出了更多挑战。
驴：Voltus的关键技术是什么？相较于同类工具的优势是什么？
[Jes]:Voltus是C家先进的功耗及电源完整性分析平台，它独有的功耗计算引擎(PowerMeter)可以进行静态功耗、动态无向量及有向量功耗分析，内嵌的基于QRC的高精度提取工具及silicon-proven的仿真引擎使客户可以高效，高精度的进行功耗及电源完整性签核，分布式计算可以帮助客户签核B+ level的instances规模的项目。
评价一个分析工具一般有三个标准：容量和性能，准确度，易用性。相较于同类工具，voltus具有如下优势：
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非常大的容量和非常高的性能，能够在一天内完成B+ level design功耗电源完整性分析；
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通过了主流foundry的所有工艺验证，并经过大量流片证明；
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Voltus引擎集成到后端实现工具Innovus中，可以进行in-design的电源完整性分析、功耗优化以及考虑到功耗的placement优化等，在早期解决问题，减少迭代时间；
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分析覆盖率高，可以进行静态，动态有向量和无向量分析，电迁移，ESD，SelfHeat及Statistical EM等；
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与Tempus无缝对接，可进行IR-Drop aware的timing分析及jitter分析，也可进行timing aware的功耗分析eco等；
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GUI与Innovus相似，便于后端工程师查看分析结果。
驴：在成⻓过程中，您所经历的每一个公司给您自己带来最大的财富是什么?
旭：
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第一份工作是家大公司，在里面系统地学习了IC研发流程、项目管理方法学。大公司是学习基本功和套路的好地方。就像练武功，先从一招一式系统的学起。
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第二家公司是家私企小公司，芯片规模虽小，但却充分锻炼和成就了自己全方位的能力。大公司虽然教你套路，但呆久了每个人是角色化的。日常经手和从事的就是那么一点点工作，大家都是一个大系统中的螺丝钉，每件事情做多少做到什么程度会有领导和系统流程去决策。同时，大公司各方面资源丰富，芯片品质由流程和交叉冗余验证保证。小公司则不一样，做事情没有固定章法套路，必须根据实际情况、现有资源去裁剪取舍，而且一人身兼多职，没人告诉你要怎么做做到什么程度。时时处处自己想办法解决一个又一个技术非技术问题，确保研发品质。真正让自己掌握了一套分析问题、解决问题的本领。
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第三家公司是一家startup公司。作为初创企业，团队的打造和磨合，产品规划和推广的艰难等等成长的痛苦是我作为其中一员深刻体悟到的。
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第四家公司是家外企，从产品研发转为偏售前的工程师，对市场推广以及和人打交道的能力要求更高。这些方面的蜕变应该是最大的财富吧。
驴：每个类型的公司都有哪些您觉得不太适宜的特性？又有哪些独特的优势？(国企，私企，外企)
旭：每家公司都有其与生俱来的基因和独特的企业文化特点。大公司流程严谨，小公司高效灵活、锻炼人，startup公司清新有朝气，外企能接触到业界最先进的工艺、工具和方法学。都是不同层面的特点，也是我各段旅程收获的财富。每家公司都有其特质，就像人不可能是完美，也没有公司是完美的。每个公司都是个人发展和成长的平台，在这个平台上公司和个人彼此成就，彼此发展，就够了。
驴：很多人对AE有一个误解，认为AE是一个类似于“忽悠”的工种，您自己如何看待AE这一工种？
旭：我不觉得AE是个忽悠的工种。大家觉得AE忽悠是买方和卖方对AE的定位有误差。客户方希望AE是帮他们解决技术问题的，特别是很多技术难题希望AE能起到引领和教练的角色，在客户眼里AE并不代表他个人，某种程度上他代表的是这家公司的一个技术窗口。而销售方公司对AE，特别是售前AE的定位是承担销售过程中的技术职责：并且用尽可能低的投入促成销售成交。这中间的定位差需要AE去弥合和消解。说AE忽悠的应该更多的是客户，那是他们对AE的预期和实际感受到的不一致，才会有此评价。这也说明AE更多的承载了公司赋予他们的职责。一个好的AE需要有能力一肩担两头。不过，知易行难，路阻且长。
驴：从总监转身到AE，是什么促使你做了这样的决定?
旭：总监只是一个title，从我个人来讲不意味着什么。每家公司都是一个平台，在某一个平台上自己觉得无法再发展，或者个人的能力已经不再契合公司的用人要求了，那就到了说再见的时候。断舍离就好了，没有那么复杂。
驴：DFT兴起于何时？跟⼯工艺节点相关吗？⼤概概述一下DFT的发展史？
老K：DFT并不是一项独立的技术，它只是芯片设计环节中的一个分支，它的发展是伴随着集成电路技术的发展而发展的，自从1957年仙童公司制造出第一块集成电路起，生产的集成电路就要考虑测试问题，对于用户而言，芯片就是一个黑盒子，内部的信号是没有办法观测的，只能通过芯片管脚加入的激励和芯片管脚的输出了来推测内部信号的状态，当芯片的越来越复杂、集成度越来越高，芯片管脚越来越多的时候，就必须加入一些辅助电路来观测芯片内部节点的状态，从而推测芯片的好坏，这就是DFT。一些基本的测试电路结构，比如scan、mbist、 lbist、 boundary等在上世纪70、80年代都已经发展的比较成熟了，atpg算法也发展的相当成熟了。到了2000年以后，半导体工艺进入到深亚微米阶段，集成度越来越高，为了节省I/O数目，开始出现压缩技术来减少IO pin的使用。现在随着超大规模SoC的发展，进而发展了层次化DFT设计来降低设计复杂度。
驴：DFT对于所有芯片都是必须的吗？
老K：理论上来说是的。DFT设计的目的是为了检测芯片生产过程中引入的defect，由于芯片制造极其复杂，不论工艺多成熟，产品良率永远不可能达到100%。这就要求芯片设计人员进行DFT设计，加入专门的DFT电路来检测芯片制造引入的defect，筛选出坏片。加入DFT逻辑不论从芯片面积还是人力成本上面都是一笔不小的开销，对于一些低端芯片或者测试的芯片，可以不做DFT以节省成本和缩短开发周期。但是对于比较高端的复杂SoC、DFT是必须要做的，而且做的好坏直接影响产品的成本，影响产品在市场上的竞争力。对于工业控制以及汽车类电子，DFT更加成为不可或缺的部分，这类产品对DPPM(DefectParts Per Million)要求非常严格，汽车类电子甚至要求0 DPPM，对DFT设计的挑战非常高。
驴：您应该算国内第一代DFT工程师吧？国内从什么时候开始关注DFT这一块的？
老K：不能这么说，只能说我入行比你早一些，老了。
中国的芯片设计行业起步比较晚，应该是上世纪九十年代末才开始发展。1999年，国家出台了18号文件，给予芯片相关企业若干优惠政策来鼓励芯片设计的发展，在20世纪头十年中，大量的台企以及外企的进入，使得社会上集成电路企业才开始多起来，才开始有专职的工程师从事DFT设计，我很荣幸能够在行业发展的早期加入到这一行业中来。
驴：就DFT而言，就技术方面，国内跟国外有哪些差距？
老K：差距还是挺大的。国内的现状是跑跑工具，follow国外的设计，没有原创性。加之国内的公司不够重视，为了降低成本，对DFT的追求不高，DFT做的不够细致。在硅谷，一个DFT工程师可以专注于DFT设计20，30年，人家有积累。技术本来就是一种要注重细节的活，只有做的多了，才能有积累，才能知道怎么做才是最优的。
驴：您认为未来DFT的发展方向是什么？当前DFT的瓶颈在哪里？
老K：以前DFT设计只是作为芯片众多实现环节中的一个节点，DFT工程师拿到netlist以后，在netlist上实现DFT设计并向后端工程师以及测试工程师交付DFT以后的netlist以及测试向量，随着SoC复杂性的增加以及芯片量产以后对DPPM要求的提高，DFT设计必须向两个方向拓展，其一是向前做，往前端靠，在芯片Spec阶段就尽量多的参与进来，在芯片Spec以及RTL coding阶段就要考虑怎么做DFT, 以实现对芯片面积、时序、性能的最优化，这要求DFT工程师具备较强电路设计的知识。 其二是向后做，往后靠，芯片回片以后做芯片的Silicon Debug、yield improve, 这要比往前做困难的多，因为这要求工程师不仅要具备电路方面的知识，还要懂得一些半导体工艺的知识，知道一些芯片失效原理，目前国内在这一块还比较弱，很少有企业在这一块做的比较好，我了解的一些外企，这一块都是由专门部门做的，而且一般都在国外。我觉得国内的工程师可以在这一块多下点功夫。
