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现代数字时钟系统综述 : 时钟树综合（CTS）的一切
摘要：河马大叔是孙路 未来妄想家 前言 本文是之前6篇关于Clock Tree技术文章的一个优化集合，总计约10000字，覆盖了关于Clock Tree技术的方方面面，最后还引入一篇经典论文的解读。本文是对Clock Tree技术，或者CTS的最佳启蒙读物，帮助你打开一扇门，找到探索的方向。
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TF file
摘要：To software:Design rules for placement and routing interconnect resistance /capacitance data for generate RC valuse and wireload models for design pro
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TWF
摘要：design seq1_b3 sta_label 0.0-1.0 0.0-1.0 1e-9 # clocks# clockID clock_name period rise_edge fall_edge sourceclockID CLK 1.0 0.0 0.5 CLK # Instance pin
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DFT测试-OCC电路介绍
摘要：https://www.jianshu.com/p/f7a2bcaefb2e SCAN技术，也就是ATPG技术-- 测试std-logic, 主要实现工具是： 产生ATPG使用Mentor的 TestKompress和synopsys TetraMAX； 插入scan chain主要使用synops
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dbShape
摘要：Usage: dbShape [-help] [-d] [-step <step>] [-output {polygon rect hrect area}] <shapeList> [AND <shapeList> | ANDNOT <shapeList> | OR <shapeList> | XO
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DFT 问答 III
摘要：1.Boundary scan Boundary Scan就是我们俗称的边界扫描。Boundary Scan是上世纪90年代由 Joint Test Action Group（JTAG）提出的，它的初衷是为了解决在PCB上各个大规模集成电路间的信号互联测试需求，所以往往也被叫做JTAG（JTAG更是
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DFT 问答 II
摘要：1. Boundary Scan A：Boundary scan 顾名思义，是附加在芯片I/O 周边的扫描测试链，它通过专门的测试端口(TAP)访问。在测试模式下，边界扫描链会接管功能逻辑，对I/O进行灵活访问。边界扫描链的结构，测试端口，以及其控制器(TAP Controller)，被IEEE定为
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DFT 问答 I
摘要：Q: Boundary Scan是什么？应用场景是什么？实现的方法是什么？挑战是什么？ A: Boundary Scan就是边界扫描，是由Joint Test action Group起草的规范，最初是为了解决板级芯片之间的互联测试的问题，实现方法就是在芯片内部的每个I/O上面加上一个Boundar
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从ICG cell 在 library 中的定义说起
摘要：如Coding 时需要考虑什么样的代码风格会使gating 的效率更高；综合时需要特别设置要插入的gating 类型，每个gating 的fanout 范围，是否可以跨层次，是否需要做physical aware 的gating；DFT 时需要确定clock gating 的TE pin 如何连接以
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SSG (slow global), TTG (typical global) and FFG (fast global)
摘要：https://semiwiki.com/x-subscriber/clk-design-automation/4481-variation-alphabet-soup/ n response, foundries have broken out on-die variation as a sepa
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STA之RC Corner再论
摘要：Q：RC-Corner跟PVT怎么组合？ A：通常的组合： Q：通常说的ttcorner指的是啥？ A：@孟时光 ttcorner是指管子在tt+RCtyp吧。 Typesof corners When working in the schematic domain, weusually only
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STA之RC Corner拾遗
摘要：Q：还有一种RC corner 带后缀『_T』，只用于setup signoff，T指的是什么？ A：T代表tighten，在rc的variation上的sigma分布比不带T的更紧，因此只能用于setup，hold不推荐。Appleto Apple地比较，T的variation更小，理论看到的rc
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STA之RC Corner
摘要：RC corner，这里的RC指gate跟network的寄生参数，寄生参数抽取工具根据电路的物理信息，抽取出电路的电阻电容值，再以寄生参数文件输入给STA工具，常见的寄生参数文件格式为SPEF。 ICer都知道在集成电路中是多层走线的，专业术语叫metal layer，不同工艺有不同层metal
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STA之PVT
摘要：在STA星球，用library PVT、RC corner跟OCV来模拟这些不可控的随机因素。在每个工艺结点，通过大量的建模跟实测，针对每个具体的工艺，foundary厂都会提供一张推荐的timingsignoff表格， 建议需要signoff的corner及各个corner需要设置的ocv跟mar
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STA 开篇
摘要：时序分析=动态时序分析+静态时序分析 动态时序分析简单讲就是gate-level simulation，仿真对象是netlist+sdf，通过SDF反标，得到gate跟net的delay，通过输入大量的激励来验证电路的功能。动态时序分析通常覆盖以下几方面：典型应用场景的功能验证、频率的动态切换、跨时
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SAIF anno
摘要：https://www.cnblogs.com/IClearner/p/6898463.html SAIF--RTL BACK分析法 RTL backward SAIF文件是通过对RTL代码进行仿真得到的，当设计很大的时候，门级仿真时间就会很长，这时候就可以使用这种方法进行分析。使用这种方法进行分析
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set_set_switching_activity
摘要：set_switching_activity -static 0.2 -toggle_rate 20 -period 1000 [all_inputs] 这时，翻转率设置的节点是输入，响应的翻转率为:Tr = 20/1000 = 0.02GHz ·SAIF文件:即switching activity
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PTPX-功耗分析总结
摘要：使用PrimeTime PX进行功耗分析有两种：一种是平均功耗的分析Averaged power analysis，一种是Time-based power analysis。 电路的功耗主要有两种，一种是漏电流功耗(Leakage Power)，也就是一个单元在没有switching，inactiv
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library 中的internal power为何为负值？
摘要：下图是library中一个寄存器Q pin 的internal_power table, 表中该pin 的internal power 大多都是负值。其实library 中的internal_power 不是功率，而是热量，单位是焦耳不是瓦特 原因： Internal power 为负值是由Libe
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浅谈Power Signoff
摘要：Power Analysis是芯片设计实现中极重要的一环，因为它直接关系到芯片的性能和可靠性。Power Analysis 需要Timing Analysis 产生包含频率、transition 等时序信息的 Timing File，也需要包含Net Capacitance和Resistance信息
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