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随笔分类 - Understanding on Life and Work
Frontier of since and technology,Reading,Tips of life and work
熵增定律：为什么熵增理论让好多人一下子顿悟了
摘要：作者：蘭陵王 来源：校园干货日记（ID：xiaoyuanganhuo521） 人活着就是在对抗熵增定律，生命以负熵为生。 ——薛定谔《生命是什么》 如果物理学只能留一条定律，我会留熵增定律。 说这句话的人叫吴国盛，清华大学的科学史系主任。 虽然你可能会反驳这个观点，难道不是牛顿的力学和爱因斯坦的相对
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做生意须知的5个网站
摘要：1688 淘宝进货 网商园 杭州鞋包 开山网 服装批发最便宜，台州 牛牛网 织里儿童网 湖州 1.温州国际鞋城 2.1688 3. 义务购 4.生意网 5.酷友拿货网 6.湖州织里儿童网 7.58食品网 8.货捕头 9. 51货源网 10.个秀名妆
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这5本书，是这5个领域的巅峰之作
摘要：大英博物馆世界简史 哈佛中国史 艺术的故事 经济学通识课 牛津通识课 https://mp.weixin.qq.com/s/bCdw3ov4lK2PjZBzepmM6w
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丰台 学区房
摘要：丰台一小 学校介绍：丰台一小建于1963年，一校三址（本校，丰益花园分校，远洋分校），是一所在市区具有一定影响力的学校。北京市丰台区丰台第一小学现有48个教学班，在校生2292人，教职工111人，是一所办学规模较大的学校。 招生范围：本丰台西路17号、北大地一里、东安街头条3号院、西安街甲2号院、西
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Verilog有什么奇技淫巧？
摘要：奇技淫巧我不会，但我这有一些我工作后才学到的一些Verilog写法。数字电路设计主要就是，选择器、全加器、比较器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。写代码其实是个体力活，电路和时序图应该在设计阶段就已经到了你的文档里或在脑子里没来得及写出来。组合逻辑+时序逻辑 assign或alw
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clock gating | ODC-based Clock Gating
摘要：Original 陌上风骑驴 陌上风骑驴看IC 在当前数字电路实现中，clock gating 是节省动态功耗最有效且成本最低的办法，所以一直以来业界都在想方设法进一步去挖掘，期望用这种低成本办法进一步节省动态功耗，如XOR clock gating. 关于clock gating 驴曾码过三篇短文
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clock gating | clock gating的timing check
摘要：定义： clock gating check是约束的一种，可以用户显示设置，也可由工具推断，目的是保证穿过clock gating cell的clock 没有glitch 且波形不被削切。下面是一个【反例】左侧clock波形被削切，右侧有glitch 穿过。由clock gating的结构可知，大部
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芯片设计公司，来申请版图专利吧
摘要：版图专利的优势： 高新企业申请时，企业所持有的专利是最为重要的考虑因素。目前国家对于知识产权的分类分为两种，Ⅰ类和Ⅱ类。 Ⅰ类包括发明专利（含国防专利）、植物新品种、国家级农作物品种、国家新药、国家一级中药保护品种、集成电路布图设计专有权； Ⅱ类包括实用新型专利、外观设计专利(非简单改变产品图案和形
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Inbound Cell是个啥？
摘要：所有cell都被做成宽和高有一定规律的矩形，也就是所谓的标准单元。在一般工艺中，所有的标准单元的高度都和site row的高度相同或者是其整数倍，且上下边缘必定与site row重合，如下面左图所示。但是在某些尖端工艺中，出现了下面右图中的所谓Inbound Cells。 Inbound cells
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Clock Tree Synthesis(CTS) 中篇
摘要：在开始之前有两件事想征求一下大家的意见： 最近有同学反映文章中很多专业词汇不太明白，因此想开一个系列专门讲一些后端的基础知识和词汇，毕竟后端的知识颇为繁杂，对入门者极为不利。因此如果大家有不懂的知识尽管留言，我会以适当的形式统一讲解。 如果有人对提高效率的脚本、命令等感兴趣，我也想将自己的一点经验和
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Clock Tree Synthesis(CTS)
摘要：言归正传，在P&R整个流程中，有两个对于design的PPA(Power Performance Area)起决定性的步骤：Floorplan和CTS。虽然如此，在实际项目中，很多人可能工作数年也没有机会做一次比较全面的CTS。一方面原因在于，P&R工具尤其是次世代的ICC2和Innovus对于相对
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绕线Congestion怎么解？
摘要：Channel Congestion：此种现象比较常见，也比较简单，多发生于hard macro之间。如下图所示： 上图中，每一个灰色多边形代表一个macro。之所以用这种形状是因为实际设计中的某些memory会做成这种外形。黄色部分代表macro的pin，在此每个macro都只有一个方向有pin。
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后端设计的基本流程是什么？
摘要：如果有人问我，数字后端最重要的是什么，我一定回答他：是流程。 但是对于很多非后端的人来说，后端究竟干什么一直是一个模糊的概念。有些人认为可能就是跑跑flow，弄弄工具；有些人认为全是dirty work，完全手动，毫无技术含量。就我个人来说，不止一次遇到一些前端的人不仅对后端完全不懂，甚至认为RTL
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芯片的整体功耗是如何计算出来的？
摘要：芯片的整体功耗都有哪些组成部分呢？最根本的组成部分有两个，即静态功耗和动态功耗。 1. 静态功耗(Static Power)，又称漏电流功耗(Leakage Power)。其原理请参见下图： 上图中红色箭头表明了在通电状态下PMOS内主要的泄露电流及其走向，意即： 泄漏电流(Leakage Curr
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Setup Violation怎么修？
摘要：首先，我们回忆一下setup的定义。下图-1展示了一条典型的timing path以及setup的计算方法。 Setup定义：Data在clock到来之前必须要保持稳定一定时间。按照上图的timing path，setup应该满足如下条件： 1. 减少data line的delay 1) 换速度更快
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Hold Violation怎么修？
摘要：fix hold violations时，插入buffer或者delay cell的位置，是靠近launch端还是capture端，还是并无任何要求呢？ 在逻辑和物理上都应该尽量靠近capture端，也就是endpoint。在逻辑上更靠近endpoint能够保证插入的cells只会影响到有viola
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为何ICG容易出现setup violation？
摘要：ICG(Intergrated Clock Gating)作为low power的设计手法之一，已经在实际中得到广泛应用。它们能够在某些时候将某些clock关断从而达到降低功耗的目的。然而从时序的角度，经常会发生ICG的setup难以收敛的情况。 为什么会出现这种情况呢？ 下图展示了一种简单的带IC
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