JTAG线序与定义（二）
继上篇JTAG上下拉电阻（一）之后关于全功能JTAG的线序与定义。
JTAG连接器线序定义示意图。
1，全功能JTAG信号定义（https://www.cnblogs.com/jeakon/archive/2012/10/07/2813683.html）
JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。
一、引脚定义
Test Clock Input (TCK) -----强制要求1
TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。
Test Mode Selection Input (TMS) -----强制要求2
TMS信号在TCK的上升沿有效。TMS在IEEE1149.1标准里是强制要求的。TMS信号用来控制TAP状态机的转换。通过TMS信号，可以控制TAP在不同的状态间相互转换。
Test Data Input (TDI) -----强制要求3
TDI在IEEE1149.1标准里是强制要求的。TDI是数据输入的接口。所有要输入到特定寄存器的数据都是通过TDI接口一位一位串行输入的（由TCK驱动）。
Test Data Output (TDO) -----强制要求4
TDO在IEEE1149.1标准里是强制要求的。TDO是数据输出的接口。所有要从特定的寄存器中输出的数据都是通过TDO接口一位一位串行输出的（由TCK驱动）。
Test Reset Input (TRST) ----可选项1
这个信号接口在IEEE 1149.1标准里是可选的，并不是强制要求的。TRST可以用来对TAPController进行复位（初始化）。因为通过TMS也可以对TAP Controll进行复位（初始化）。所以有四线JTAG与五线JTAG之分。
(VTREF) -----强制要求5
接口信号电平参考电压一般直接连接Vsupply。这个可以用来确定ARM的JTAG接口使用的逻辑电平（比如3.3V还是5.0V?）
Return Test Clock ( RTCK) ----可选项2
可选项，由目标端反馈给仿真器的时钟信号,用来同步TCK信号的产生,不使用时直接接地。
System Reset ( nSRST)----可选项3
可选项,与目标板上的系统复位信号相连,可以直接对目标系统复位。同时可以检测目标系统的复位情况，为了防止误触发应在目标端加上适当的上拉电阻。
USER IN
用户自定义输入。可以接到一个IO上，用来接受上位机的控制。
USER OUT
用户自定义输出。可以接到一个IO上，用来向上位机的反馈一个状态
由于JTAG经常使用排线连接，为了增强抗干扰能力，在每条信号线间加上地线就出现了这种20针的接口。但事实上，RTCK、USER IN、USER OUT一般都不使用，于是还有一种14针的接口。对于实际开发应用来说，由于实验室电源稳定，电磁环境较好，干扰不大。
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2018-5-8补充
TAP=Test Access Port，测试访问端口，JTAG的IO方向以IC作为判断，如TCK为输出指IC JTAG接收外部输入的Clock信号。RTCK为IC JTAG反馈给仿真器的始终信号。如果IC JTAG没有这个信号，直接将仿真器RTCK接地即可。
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二、20、14、10pin JTAG的引脚名称与序号对应关系
嵌入式系统中常用的20、14、10pin JTAG的信号排列如下：
2, 两线制JTAG定义。
SWDIO/SWCLK在线序上是与TMS/TCLK复用，实际设计JTAG电路时需要关注。注意，TMS为上拉，TCLK为下拉，无需变更。VCC/GND与5线制JTAG完全相同。
3，JTAG上RESET接法。JTAG的RESET需要接到ARM CORE的RESET，曾遇一坑，JTAG的RESET与ARM CORE的RESET未连接，在上电的条件下，J-LINK能识别ARM内核。但是IAR在实际操作过程中，无法链接到主程序，结论是IAR配合JTAG对主板进行复位操作无法实现。
J-LINK如何链接到ARM内核：单纯的ARM内核的复位，可以采用TMS拉高，CLK的5个周期复位TAP。
所以，为了保证能正常使用IAR或者其他编译调试上位机软件，将JTAG RESET与ARM CORE连接，是有必要的。
