8421BCD转余3码Verilog HDL的设计(2)
摘要：
接着上节8421BCD转余3码Verilog HDL的设计(1)，分析另一条路径A-C分支 (1)在C状态，t1时刻Bin输入的值可能为0或者1：当bin输入0时，进入F状态；当bin输入1时，进入G状态,比特流Bin二进制为t3t2t1t0的可能性如下： C状态(t1时刻，Bin=0),Bout= 阅读全文
posted @ 2020-03-08 21:10 leejiac 阅读(910) 评论(0) 推荐(0) 编辑
