2013年10月21日
调试记录1
摘要： 1：今天跑工程跑完后。一切看似正常，output窗口没出现error。打开spreadsheet view后在下面output窗口发现很多error。提示很多管脚未约束成功。是因为code的有些ports被优化掉了。模块间有些信号名弄错。导致port信号被优化了。以后注意一下。跑完工程打开spreadsheet view看管脚是否约束正确。 2：随着设计复杂度的提高。有些FPGA的设计在布局布线... 阅读全文
posted @ 2013-10-21 17:32 ldjrllove 阅读(278) 评论(0) 推荐(0) 编辑