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2013年10月18日
FPGA In/Out Delay Timing Constaint
摘要: 先简单说说这段时间遇到的问题。FPGA采集前端scaler的视频数据。像素时钟(随路时钟),视频数据,行场同步,DE。这些信号进入FPGA后。通过CSC(颜色空间转换)。输出后的图像有噪点。通过查看时序报告。时序没有过。然后通过随路时钟将这些信号用寄存器打了两拍。时序也没有通过。时序错误少了很多。于是考虑到Input Delay。FPGA在高速IO传输时,只有合理约束。保证IO的建立时间和保持时...
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posted @ 2013-10-18 16:24 ldjrllove
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