(转载) initial的幾個特色 (SOC) (Verilog)

Abstract

雖然說RTL不會用到initial，但寫testbench時一定會用到initial。

Introduction
1.在#0時啟動initial。
2.只能被執行一次。
3.所有的initial block皆同時執行。
4.須使用reg。

See Also
(筆記) 如何以絕對時間指定testbench波形? (SOC) (Verilog)

 

转自：https://www.cnblogs.com/oomusou/archive/2008/07/10/1240342.html