摘要：
1.Verilog HDL的词法(1)标识符标识符(identifier)是赋给对象的唯一的名字。标识符是程序代码中对象的名字，程序员使用标识符来访问对象。Verilog HDL中的标识符可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但是标识符的第一个字符必须是字母或者下划线。另外，标识符区分大小写，以美元符开始的标识符是为系统函数保留的。 阅读全文
摘要：
1.设计要求主要功能：(1)具有30秒计时、显示功能；(2)设置外部操作开关，控制计时器的直接清零、装数、启动和暂停/连续功能；(3)30秒倒计时，其计时间隔为1秒；(4)计时器递减计时到零显示器不能灭灯，同时发出报警信号；(5)能解除报警信号。在Quartus II软件平台上建立计数器电路的顶层电路文件，并完成编译和仿真。输入信号：时钟CPA,直接清零CR,预置(装数)LD及减计数使能(启动/暂停)S。输出信号：计时输出信号QH[3...0]、QL[3...0](8421BCD码)和报警信号L。设计原理：主要包括10分频器，30秒可控递减计时器及报警电路。30秒可控递减计时器是系统的核心部分 阅读全文