第一波

    这里可以贴verilog高亮代码，果然是个好地方。
    来试下高亮的效果吧，嘿嘿。  

`define ON 1'b1
`define OFF 1'b0

module hello_here (/*AUTOARG*/
   // Outputs
   rt,
   // Inputs
   clk_hw, path
   ) ;

    input       clk_hw;
    input [15:0] path;
    output      rt;

    wire        clk_hw;
    wire [15:0] path;

    reg            reap=`OFF;
    always @(posedge clk_hw)
      begin
     {reap,path[15:1]}<=path;
      end

    reg rt=`OFF;
    always @ ( /*AUTOSENSE*/reap) begin
       rt=reap;
    end
    
 endmodule // hello_here

 

    折叠功能好像不大行啊。